FPGA ------- 组合逻辑中的竞争与险象问题（四）之静态险象

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上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。

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1 r0 @4 g! r9 h9 C9 w$ Z- Q这篇博文继续讲解险象问题，重要突出险象的分类。
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上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论：

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0 o9 s1 e. D- @% T* I（1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个与半开关级联，主要会对险象起放大作用；

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; e+ }: V5 v- ?* `& P+ i! ^1 S（2）如果若干个与半开关被一个与半开关级联，或者若干个或半开关被一个或半开关级联，主要会对险象起到截止、缩小作用；
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7 T& N8 P6 q: {（3）如果若干个与半开关、或半开关被无论是一个与半开关还是或半开关级联，主要会对险象起到传递、缩小的作用。

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. y+ Y# s8 V# [* T2 l下面研究险象的一些具体表现形式，概括起来，险象可以分为静态险象和动态险象，下面分别介绍：
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静态险象
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