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FPGA ------- 组合逻辑中的竞争与险象问题(一)

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发表于 2019-6-10 10:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 uperrua 于 2019-6-10 11:32 编辑 % K8 S5 C2 A, K, {2 E) o
( |- M. C1 i( Y: C8 a* l
针对单输出的组合逻辑进行简单分析,而多输出的组合逻辑可分解为多个但输出的组合逻辑。
" Y, E1 {/ B2 r; Z5 V9 [9 N0 \* @) J0 f0 n5 D  P2 V# ?' Z, ]9 N
8 V8 l! S( U2 h. t
单输入的组合逻辑5 |+ w; }/ |- L, E* z' C  d

0 g: ?6 d' \2 C- ]$ G
% Q" w# ?6 w) @2 k% c4 Y
对于一个简单的非门电路,它的输出将永远跟随输入变化,即使考虑到门延迟、线延迟的影响,输出波形最多也就是比输入波形在时间上滞后一些罢了,并不会出现非预期的现象。6 ]( @; S8 D8 D, q
, u7 ]$ I7 n' r, ~8 z3 f

0 |4 o- F. `# H$ H* Z9 W1 G# G但对于单输入的组合逻辑,情况就不一样了。
! _6 n4 C7 ?7 `1 S
0 b$ L, K3 C3 R1 L: s) T& X9 G
, d2 K! J' ~/ m6 d
如下图:
) F$ E2 z9 h/ G% e) w( A. u5 r) m- q# i. w: N: a! l

& i- @# u8 @5 S- M, M , l4 F+ ^4 z/ _% T; h

* D1 _' A* P8 R  n% c; q7 j$ W
5 o5 ]6 o6 l1 M
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3 u: f' G/ b" U6 E( Y% |6 v

6 p: {, D0 F% K  S' L4 e4 ~/ j0 B3 `/ ~; y
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