FPGA驱动EMMC数据写入读出问题？？？？

smileqq · 发表于 2019-6-6 16:28

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最近在使用Altera的FPGA驱动镁光的16G内存的EMMC。初始化已经完成，当要进行写数据进去的时候先发命令CMD16设置块大小为512bit,再发送命令CMD24进行单块写。
数据写完后，经逻辑分析仪发现，DAT0线上始终保持高电平。正确写入的话DAT0线应发送010的数据到主机，最后会一直拉低。
我不知道我的数据写入的时序对不对，发现网上很多资料都千篇一律，总是讲不到重点上。有几个问题：
1、8线单块写，那除去开始位、CRC16校验位、结束位，是不是我的数据只能是368bit=512bit-1*8(开始位)-1*16*8（CRC16校验位）-1*8（结束位）。
2、8线单块写，我写的数据可以占的位数不多吗？比如只写16bit的数据。
下面是我写部分的verilog程序，希望有做过EMMC的大神指正。

module emmc_data(
                     input EMMC_CLK,//
                     input rst_n,//复位

                     inout [7:0] emmc_data,
                     input read_write,//读写标志，1为写，0为读
                     input  fx3_flaga,//usb3.0给的标志位，拉高可读
                     output reg write_over//写结束标志

);

reg [7:0] EMMC_OUT;
reg [ 9:0] data_count;//数据写入计数
reg [367:0] data;
assign emmc_data = read_write?EMMC_OUT:1'dz;
always@(posedge EMMC_CLK)
begin
      if(!rst_n)
            begin
                     data<=368'h55;
                     write_over<=0;
            end
      else
            begin
                     if(read_write)//可写
                              begin
                              if((data_count>0)&&(data_count<2))//发送一次
                                    begin
                                             EMMC_OUT<=8'b0;//发送起始位
                                    end
                              else if((data_count>=2)&&(data_count<=47))//连续发送46次
                                    begin
                                             EMMC_OUT<=data[7:0];
                                             data<=data>>8;
                                    end
                              else if((data_count>=48)&&((data_count<=63)))//连续发送16次
                                             begin
                                                      EMMC_OUT[0]<=crc16_out[0][63-data_count];
                                                      EMMC_OUT[1]<=crc16_out[1][63-data_count];
                                                      EMMC_OUT[2]<=crc16_out[2][63-data_count];
                                                      EMMC_OUT[3]<=crc16_out[3][63-data_count];
                                                      EMMC_OUT[4]<=crc16_out[4][63-data_count];
                                                      EMMC_OUT[5]<=crc16_out[5][63-data_count];
                                                      EMMC_OUT[6]<=crc16_out[6][63-data_count];
                                                      EMMC_OUT[7]<=crc16_out[7][63-data_count];
                                             end
                                    else if(data_count==64)
                                             begin
                                             EMMC_OUT<=8'hff;
                                             write_over<=1;
                                             end
                              end
                              else //可读
                                    begin

                                    end
            end
end

always@(posedge EMMC_CLK)
begin
if(!rst_n)
      data_count <= 10'd0;
else
if(read_write)
      data_count <= data_count + 1'd1;
else
      data_count <= 10'd0;
end

wire crc_en;
wire [7:0] crc16_out[15:0];
assign crc_en = (data_count>0) && (data_count<=47);
genvar i,y;

generate
for(i=0; i<8; i=i+1) begin:CRC_16_gen
  SD_CRC_16_ori CRC_16_i (EMMC_OUT,crc_en, EMMC_CLK,!read_write, crc16_out);
end
endgenerate

endmodule

helendcany · 发表于 2019-6-6 17:38

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