EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
FPGA ------- 稳态与亚稳态（2）
6 E% v8 E2 ?! l& N; ]: |9 i目录 背景介绍？ 什么是亚稳态？ 分析亚稳态的来源及如何解决？ 参考文献？
% b/ k5 l: ?( L4 b. N" l
+ q; E K! T2 r% |. j! ^
* C' d* {( k0 X- c( b) A5 J# w: u
1 v) t% ]- L |$ F. B$ j+ {- F8 v9 f7 |1 t' W( t
& `* p8 Z1 B& f: _分析亚稳态的来源及如何解决？ 只要系统中存在异步元件，则亚稳态是没有办法避免的，亚稳态通常发生在异步信号检测、跨时钟传输和复位电路当中。下面做一个详细的说明。 在同步系统中，输入总是与时钟同步，因此寄存器的setup time和hold time是满足的，一般情况下是不会发生亚稳态情况的。（首先在同步逻辑中只要STA分析过了正常是不会遇到亚稳态问题的。由于在同步逻辑中STA分析以及保证了每个触发器都能满足自己的建立时间以及保持时间。）亚稳态一般是发生在跨时钟传输和异步信号采集中以及复位电路中：
0 m0 @8 A$ u4 a) f+ R4 C: X$ ]; f/ R& z) [5 k$ I1 q
& M5 O, x: Y6 V q! f/ c O3 N6 u
% b8 ~" b; N+ l5 h% x6 l, w
| 
/1 
发表于 2019-6-6 16:09
收藏
淘帖
支持！
反对！