FPGA ------- 时钟偏斜及其影响

mytomorrow

时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！

7 o2 S1 j. Q/ v+ E( u6 c4 _# C时钟偏斜的概念？
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! u) D6 B/ X* K8 k* Q时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意：

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% Q9 ?& t5 L: h7 V; ^2 z也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时钟沿同时作用域源寄存器和目的寄存器时的相位差。
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通常布线资源的延迟是不可预测的，所以时钟网络布线应该使用FPGA提供的专用时钟资源，否则时钟偏斜会非常严重。

时钟偏斜分为正时钟偏斜和负时钟偏斜，主要对时钟周期产生影响。时序分析器能够报告时钟偏斜问题。
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时钟偏斜的分类及影响？
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