并行FIR滤波器设计 ------- FIR数字滤波器的FPGA实现(三)（4）

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并行FIR滤波器设计 ------- FIR数字滤波器的FPGA实现(三)（4）

文章目录

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0 并行FIR滤波器基本原理

1 基于直接型结构的全并行 FIR 滤波器

2 基于转置型结构的全并行 FIR 滤波器

3 基于脉动结构的全并行 FIR 滤波器

4 系数对称的全并行 FIR 滤波器的设计

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4 系数对称的全并行 FIR 滤波器的设计

  对于系数对称的 FIR 滤波器， 可利用其对称性通过预加减少处理单元的个数。 以 8 抽头偶对称为例， 其系数满足式（4.25 )。 从而， 在 XilinxVirtex-5 中相应的硬件结构如图 4.33 所示。 显然， 处理单元的个数可减少至 4 个。 此时， PE1 对 应 的 DSP48E 配置为 AxB+C，PE2〜E4 对应的 DSP48E 配置为 AxB+PCIN 由于 Virtex-5 中的 DSP48E 没有预加器， 因此需要额外的逻辑资源实现预加功能。 在 Virtex-6 和 7 系 列 FPGA 中 的 DSP48E1 本身就带有预加器，因此，图 4.33 所示结构可进一步优化， 如图 4.34 所示。

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