System Generator从入门到放弃（二）---Digital Filter（6）

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System Generator从入门到放弃（二）---Digital Filter（6）

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System Generator从入门到放弃(二)-Digital Filter

一、Digital Filter

1、简介

2、产生正弦信号

2.1 本部分设计使用到的block

3、数字滤波器的设计

3.1 本部分设计使用到的block

3.2 数字滤波器设计

3.3 FPGA系统配置

3.4 开始仿真

3.5 将设计导出到FPGA

3.6 打开Vivado示例工程

4、FDATool block的使用

5、生成说明文档与testbench

5.1 生成说明文档

5.2 生成testbench

6、资源分析与时序分析

6.1 查看分析结果

6.2 时序分析

6.3 资源分析

6.4 资时序/资源分析失败的说明

6、资源分析与时序分析

6.1 查看分析结果

  这部分继续在上面设计的数字滤波器模型基础上运行分析。System Generator集成了时序分析和资源分析功能，以确保在simulink中设计的DSP系统导出到FPGA环境中能够正确运行。其本质上仍然是在后台调用Vivado进行分析，System Generator只是读取了分析结果并显示出来。

  设计完成并且Simulink运行完毕后，打开System Generator这个block，切换到Clock标签下：

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Demyar

楼主你这标题的意思是要放弃了吗