verilog写顶层文件时出现错以下错误，该如何解决呢？

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verilog写顶层文件时出现错以下错误，该如何解决呢？
' r+ y7 r6 L, f+ W4 H! @
5 x5 e8 o- M( I  [- F1 y
& j( f, f: i. \

错误如下：
Error (10839): Verilog HDL error at TEST.v(26): using implicit port connections is a SystemVerilog feature
7 x& X' e- H4 j3 P7 {: A代码如下：
module TEST
( W  J4 t- t; s; L. t9 S- f(
4 }9 s& z3 B. ~- \( ?* A1 N2 Dphase_a,
phase_b,

) m9 A1 c1 C6 d6 Qdq,
* K4 [7 D! D( x6 Y+ X: t9 V);

input phase_a;
input phase_b;
inout [15:0] dq;

DECODER(
.reset(reset),
) T7 Z8 a( h8 @5 M3 y% k- Q8 T.enable(enable),
.phase_a(phase_a),
# n4 b/ q! A1 {# V0 I.phase_b(phase_b),
5 F+ N$ P4 _' {; T5 |4 \2 \5 [.counter(counter)
. k- B9 ^' F# k+ O
9 ^% m. F& u* ]/ X0 q4 _);

RAM(
$ x% \3 e2 N5 ~- u! @, W; d.dq(dq),
4 k" n; e8 `  @2 Y3 u( [! j4 |.address(address),
.n_e(n_e),
6 o3 |/ f. Z) v3 {.n_w(n_w),
! S! V1 r. G( Z5 l.output_enable
8 C1 Q- a( v$ X* q% [- w);
0 g) g  O7 j, J5 ~( kendmodule

6 T0 E( v" u4 k& \- R
# Z- g/ U* ]3 {9 P
* |$ q2 O/ L* c2 H

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我也经常遇到这种错误 但是解决不了..