FPGA优化讨论：门控时钟与多扇出问题解决方案

mytomorrow

FPGA设计中，经常会出现由于设计不合理产生的布线问题，较为突出的一点就是门控时钟和多扇出问题。

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门控时钟指的是不用FPGA内部的全局时钟资源BUFG来控制触发器的时钟沿输入端而是采用组合逻辑和其它时序逻辑（如分频器）产生的信号作为触发器的时钟沿输入端。门控时钟容易带来时钟漂移、毛刺等，使得触发器误动作，通常，对于驱动的触发器数量较少的门控时钟，编译器可以自动将分布时钟缓冲器将其布线优化，但是对于驱动触发器较多的门控时钟，将会使布线不稳定，重者造成设计混乱。门控时中较多，也会使得整个设计的最大工作速度下降，降低产品的性能。
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wu68aq

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jinniuxing

谢谢分享，学习一下
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