Verilog HDL语句 可综合经验

Allevi

Verilog HDL语句 可综合经验

* a( `' M, R) c+ \3 R5 T3 H
连续赋值语句的综合：从赋值语句右边提取出逻辑，用于驱动赋值语句左边的net
' a' A& S2 b: F6 h$ v
过程赋值语句的综合：从赋值语句右边提取出的逻辑，用于驱动赋值语句左边的reg型变量。注意：initia语句仅用于仿真，不综合。只有在always中才能被综合。
# ~0 _  Q. T4 ~" J) [5 F3 C- Y6 P
建议组合逻辑用阻塞语句，时序逻辑用非阻塞语句，任何延时控制（如#5）都被综合工具器忽略。一个模块中同一个变量不能既有阻塞赋值，又有非阻塞赋值。
# I- Y2 v3 q. H) t: l3 z4 Q
5 z5 v7 _0 t/ p8 ]always语句的综合
8 a9 Y! u% G9 v/ e3 q, O
) L0 ]8 ?- v9 T! M1对于组合逻辑，事件列表必须包括所有always语句中引用的变量，否则会造成综合的结果与设计功能不匹配。
8 _+ ]9 J' i5 c1 i2 |
2临时变量可以不用在事件列表中列出。
3 ^8 v4 a& ]! h' a. z  e5 D- t
8 Q7 v1 e7 l2 y4 S: Fif语句的综合
' C1 ?" `1 R% a% r3 \( k
特别要注意综合出锁存器。always中，某个变量没有在所有的条件分支中被赋值，就会综合出锁存器。
( Z8 ]/ D" R) D/ _/ d
( Z0 \* F, }" {# N) Hcase语句综合
% \# X/ C3 h. O! o! d
7 G/ C+ e" G6 j7 h和if语句一样，不完整的case分支语句也会导致锁存器的综合。

避免方法：

7 e' O" {5 b7 G" s0 K7 }1）在case语句前，对要赋值的变量赋予初值

4 |4 |2 d" A' z( V. Galways @ (state or a or b) begin
4 ?3 s- k. P3 }7 ?0 b
q =0;
- L6 s9 l4 x2 G9 n- y+ T
case(state)
! \6 d7 r4 R. r7 G9 a" b
3‘b000: q = A & B;
, v; s& W5 R! F3 f, {( p
……
, t7 ~8 Q% s8 n6 E. F: Q
0 j2 M5 l* t1 _' m0 W2）使用default分支语句

3）使用综合指令，具体用法在case关键字行的注释中插入”synthesis full_case“

并行CASE语句
8 V1 Y" f+ j; D; V) K* _
通常情况下case语句和if语句一样会综合出代有优先权解码的硬件电路，从上大侠选项优先级逐渐降低。但如果设计者知道case语句中的所有项是互斥的，这时候就使用”parallel_case"综合指令。

3 h1 e( s( ?( {( [' Oalways @（key)

case(key) //synthesis parallel_case

4 F* A; N' k/ Y" E& y% ~. d1 C* S5 ?4‘b0001: a = 0;
9 A  ?$ h3 Q9 g- @/ @/ |' o) |
8 N7 Q+ r; M; n, U  w) k7 `endcase

kinidrily

还没有涉及到这种问题，不过当做经验以后没准用到