FPGA ------- Xilinx设计约束（XDC）中时钟约束的表示方法之生成时钟

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FPGA ------- Xilinx设计约束（XDC）中时钟约束的表示方法之生成时钟

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时钟描述

基本时钟

虚拟时钟

生成时钟

生成时钟

生成时钟由设计内特殊的称之为时钟修改模块（例如MMCM）的单元或者一些逻辑生成，生成时钟总是和一个基本时钟或者其他生成时钟相关。通过它们的主时钟，可以直接得到生成时钟的属性。在生成时钟中，不指定它们的周期和波形，而是设计者描述正在修改的电路如何对主时钟进行变换。

首先定义所有的基本时钟，它们用于定义所要生成的时钟。

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