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生成Qsys系统之后,没有reset输入口怎么办?

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发表于 2019-6-3 13:59 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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0 `; f$ I" f4 c6 i% o: D; v4 p
/ G" i) ?  [- V/ l  q
自定义了一个求两个数字a,b的最大公约数的硬件算法,然后用avalon MM 从设备接口连接到Qsys系统上,' K4 ?  u& v! c/ \+ p1 o$ Z; ?
系统包括了:# X' M( O9 L8 j' _
一个clk核,
% _: \7 j/ P( [" K9 R一个Nios II standard核
1 R9 c+ l! A" y8 J* M: @( J% h一个DDR2控制器
9 d5 E5 X" d6 t一个sysID核
' V+ w0 |; F8 V, @- p一个JtagUART核* M$ z1 y/ j& M

' K* E" M* a" T& m以及 一个自定义的求最大公约数核。如下图所示, k* G- X3 B5 f, u

1 E; @  ?( Y, b& V; X) u   3 ~0 W& V  O& Y9 ~) C, T+ k
$ B' S3 Y5 [& \# ^

! e& l; u& W9 n& E! p6 d* [连接完成之后,生成Verilog以及bsf文件  都没有reset输入(如下图),求解这是为什么,我记得原来是好好的。
  h& d. U$ I) f% d  

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发表于 2019-6-3 16:49 | 只看该作者
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