减少关键信号的逻辑单元使用

Taio · 发表于 2019-6-1 16:00

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减少关键信号的逻辑单元使用

1. 减少关键路径上的组合逻辑单元的技巧
   在FPGA 中每条关键路径上的逻辑单元都会增加一定延时.因此,为了保证关键路径的时序能得到保证.设计时必须考虑关键路径上如何减少逻辑单元的使用. 下面举例说明这个问题:
如题: 输入信号a,b,c,critical ; 输出DOUT.  要求, c 和critical 同时为高,输出a, 其余情况输出b;
本设计中critical 信号很重要,要求输入输出的时延尽可能短!
第一种编程方法如下:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--LIBRARY ALTERA;
--USE ALTERA.MAXPLUS2.ALL;
LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;
ENTITY Test  IS
PORT
   (
   Clk : IN STD_LOGIC;
   Rst : IN STD_LOGIC;
   a,b,c: IN STD_LOGIC;
   Critical: IN STD_LOGIC;

   Dout : OUT STD_LOGIC
   );
END Test;
ARCHITECTURE Arch_Test OF Test IS
SIGNAL TEMP : STD_LOGIC;
BEGIN
PROCESS(a,b,c,critical)
BEGIN
IF ((C AND critical)='1') THEN
   TEMP<=A;
ELSE
   TEMP<=B;
END IF;
END PROCESS;
PROCESS(CLK,RST)
BEGIN
IF (RST='1') THEN
DOUT<='0';
ELSIF RISING_EDGE(CLK) THEN
Dout<=temp;
END IF;
END PROCESS;
END ARCH_TEST;

其逻辑硬件图如下:

从上面图中可以看出, 该设计中, CRITICAL 信号经过两个组合逻辑延时, 和a,b,c 信号延时一样. 我们可以想想还有没有更好方法,让CRITICAL 信号延时更短.其实是有的, 见下面的第二种编程方法:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--LIBRARY ALTERA;
--USE ALTERA.MAXPLUS2.ALL;
LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;
ENTITY Test  IS
PORT
   (
   Clk : IN STD_LOGIC;
   Rst : IN STD_LOGIC;
   a,b,c: IN STD_LOGIC;
   Critical: IN STD_LOGIC;

   Dout : OUT STD_LOGIC
   );
END Test;
ARCHITECTURE Arch_Test OF Test IS
SIGNAL TEMP,OUT_REG : STD_LOGIC;
BEGIN
PROCESS(a,b,c,critical)
BEGIN
IF ((C)='1') THEN
   TEMP<=A;
ELSE
   TEMP<=B;
END IF;
END PROCESS;
PROCESS(critical)
BEGIN
IF ((critical)='1') THEN
   OUT_REG<=TEMP;
ELSE
   OUT_REG<=B;
END IF;
END PROCESS;
PROCESS(CLK,RST)
BEGIN
IF (RST='1') THEN
DOUT<='0';
ELSIF RISING_EDGE(CLK) THEN
Dout<=OUT_REG;
END IF;
END PROCESS;
END ARCH_TEST;

其硬件逻辑图如下:

从上面的硬件图,可以看出,CRITICAL 的只经过一个组合逻辑延时, 更符合设计要求, 所以关键路径编程特别重要,需要仔细考虑设计技巧,任何时候保持硬件电路与程序对应,深刻理解硬件描述语言所描述的硬件电路!

gaoxings · 发表于 2019-6-3 16:52

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