Verilog中INOUT端口的使用方法

Ferrya

Verilog中INOUT端口的使用方法

  见许多问这个问题的,总结一下,希望能对大家有点用处,如果有不对的地方,欢迎指出.  
  芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到。
2 |4 u. p' h4 x, h& w' G* L
8 y2 ^9 o5 Q! P0 E2 \" p# T    先送上一个表格吧，正好今天在一本书上看到了。这个表格表示 的是在同等驱动强度下，两个驱动源驱动的wire型和tri型 变量的真值表。
" w9 I+ [  P" A* h0 {- E


7 z) }; }2 X0 h. A
3 V  C4 D: |4 C; R1 M3 i    发现问题了吧！如果某时刻inout口有输入，此时你又正好要拿这个inout口 做输出那么冲突是在所难免的，会出现什么样的结果可以参考上面的表。另外看这个表，你就应该明白双向口该怎么处理了吧。

* t9 q6 E: v6 f$ S8 Z/ @/ TINOUT类型了。就是一个端口同时做输入和输出。 inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。 当inout端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料.
1  使用inout类型数据,可以用如下写法:
inout data_inout;
input data_in;
reg data_reg;//data_inout的映象寄存器
reg link_data;
/ }8 F& e* @+ ?! g6 h5 i" D' Lassign data_inout=link_data?data_reg:1’bz;//link_data控制三态门
//对于data_reg,可以通过组合逻辑或者时序逻辑根据data_in对其赋值.通过控制link_data的高低电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可以通过相关电路来控制.
2 编写测试模块时,对于inout类型的端口,需要定义成wire类型变量,而其它输入端口都定义成reg类型,这两者是有区别的.
  当上面例子中的data_inout用作输入时,需要赋值给data_inout,其余情况可以断开.此时可以用assign语句实现:assign data_inout=link?data_in_t:1’bz;其中的link ,data_in_t是reg类型变量,在测试模块中赋值.
  另外,可以设置一个输出端口观察data_inout用作输出的情况:
  Wire data_out;
  Assign data_out_t=(!link)?data_inout:1’bz;

else，in RTL
: ]' h* d+ L8 i0 ?inout  use in top module(PAD)
dont use inout(tri) in sub module
也就是说，在内部模块最好不要出现inout，如果确实需要，那么用两个port实现，到顶层的时候再用三态实现。理由是：在非顶层模块用双向口的话，该双向口必然有它的上层跟它相连。既然是双向口，则上层至少有一个输入口和一个输出口联到该双向口上，则发生两个内部输出单元连接到一起的情况出现，这样在综合时往往会出错。
9 q7 x$ [" R% p1 P" i5 P
9 x% n- ^/ W% Y9 z7 Y  X8 q举例说明
- G' F0 s2 D# j6 |8 W" \输入口din定义:input[7:0]din;当双向端口
1 u* j: @# h3 G2 I: X4 j' ldinout作为输出口时,我们从din端口输入数据到
$ T: b) c6 f) ?; h5 ^6 N2 O* p模块中,让数据从dinout口出来。
  ^: R& |* X* O4 j) M8 l# d( o+ p输出口dout定义utput[7:0]dout;当双向
' \8 R! X. c2 k# B. }1 W& W端口dinout作为输入口时,我们让数据从dinout口
输入,从输出口dout输出。
" Y: E* U  C2 X3 v% T8 K双向端口dinout定义:inout[7:0]dinout;
1 C' N" P' k7 Y: |  @三态门选通信号z:inputz;
9 h3 p/ s. b( z0 l' t7 @当z=1时,把三态门置为高阻态,这时dinout
作为输入口用;当z=0时,开通三态门,这时dinout
) W* V4 I- c+ j- Q: i作为输出口用。
三态门控制语句为:
assigndinout=(！z)？din＿reg:8'bz;
总的完整程序如下:
moduledinout(din,z,clk,dout,dinout);
input [7:0]din;
8 a& M" l! w# Oinput z;
input clk;
output [7:0]dout;
inout [7:0]dinout;
/ c$ \1 j$ e' j) yreg [7:0]dout;
! x) }: d: j' [! W2 D0 k6 v0 xreg [7:0]din＿reg;
assigndinout=(！z)？din＿reg:8'bz;
' {% D; W/ e; M( V( kalways @(posedgeclk)
( Z3 q6 {/ t  `5 k$ T8 wbegin
if(！z)
1 ]: u( n0 ?5 V& b& q9 T$ d& Edin＿reg=din;
else
5 r9 e& s% M4 b  Bdout=dinout;
8 ^- k+ c' L. C% h$ z5 r" i; l( m% B& Iend
" g* b* h8 R5 z# j2 E6 o$ u0 HEndmodule
) y+ P1 d! u& k4 d5 Y$ W3 J* T5 g8 i. r$ }

relchhiclty

有代码就很棒 有机会试试