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verilog写顶层文件时出现错以下错误,该如何解决呢?

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发表于 2019-5-30 18:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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verilog写顶层文件时出现错以下错误,该如何解决呢?, X  }0 l4 Y  J' [$ N/ [$ w3 N

错误如下:
( H1 W$ K" ^# B, YError (10839): Verilog HDL error at TEST.v(26): using implicit port connections is a SystemVerilog feature
+ N! J4 `; n9 f代码如下:
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input phase_a;
* ~, \0 ^- J) ^3 E. r) K+ O$ }input phase_b;8 y2 G5 e  D7 p+ z* ]6 s* d
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2 z: z  s2 t1 }" n+ k! a.n_w(n_w),
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