时钟分频和时钟使能的思考 ------- FPGA

uqHZau · 发表于 2019-5-29 13:50

您需要登录才可以下载或查看，没有帐号？注册

x

之前遇到时钟需要分频的时候，直接用计数器和源时钟产生，然后把这个分频时钟的上升沿作为敏感事件去写了，今天看了特权同学的书，也自己在网上看了看，这样做是不好的，降低了系统的可靠性，在实际工程中我们应该避免这中写法。采用时钟使能的方式，这样整个工程都是单一时钟电路，也利于分析维护。
建议的写法如下：

游客，如果您要查看本帖隐藏内容请回复

kinidrily · 发表于 2019-5-29 17:51

看看是什么东东

ailian1000 · 发表于 2019-5-30 08:22

学习一下

dqwuf2008 · 发表于 2019-5-30 08:45

学习一下

雷北城 · 发表于 2022-11-21 17:54

时钟分频和时钟使能的思考 ------- FPGA

八戒爱电子 · 发表于 2022-11-24 09:56

可以自己用程序写分频器，
用锁相环进行倍频器

瞪郜望源_21 · 发表于 2022-11-24 11:24

不错不错，很美味和有料，都是精品，尝鲜

帐号		自动登录	找回密码
密码			注册

推荐内容 /1