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FPGA ------- 时序分析中的基本概念和术语(续篇完)
4 Q5 ]- L1 | a% L+ {这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容,目的是为了备忘。 , U3 H, J9 {$ Y$ Y1 \5 o$ d
其实,以前也有这样的博文了,这里再次记录下是为了加深印象与理解。静态时序分析
' i' P9 _$ \* b2 K6 J: m( I8 y% ]目录
9 x5 W9 w6 t3 f" _Launch vs Capture Edges
# ]5 k% F8 s6 P- C* i; ]9 }1 P; YTiming Path : `4 A4 J o9 j
Timing Path Sections
@. M5 y/ U; sData Arrival Time - @$ A. x& n2 c# Z! m: q Y
Clock Arrival Time 5 J+ t. V) b6 r/ S. y: x6 {8 W C
Data Required Time - Set up 9 r# o: V& L; m* k6 s9 Z
Data Required Time - Hold 5 D/ D1 P( W$ p' r
Setup Slack
& h4 g; j. T8 ~Hold Slack H8 ^ z% A0 f
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1 M2 h( j7 d e4 A, ]! Y5 }5 X
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Data Required Time - Set up 4 L: x2 m/ Q% ^. x8 m6 \2 m
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