找回密码
 注册
关于网站域名变更的通知
查看: 215|回复: 1
打印 上一主题 下一主题

FPGA ------- 时序分析中的基本概念和术语(续篇完)

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2019-5-29 11:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
FPGA ------- 时序分析中的基本概念和术语续篇完

4 Q5 ]- L1 |  a% L+ {
这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容,目的是为了备忘。
, U3 H, J9 {$ Y$ Y1 \5 o$ d
其实,以前也有这样的博文了,这里再次记录下是为了加深印象与理解。静态时序分析

' i' P9 _$ \* b2 K6 J: m( I8 y% ]
目录

9 x5 W9 w6 t3 f" _
Launch vs Capture Edges

# ]5 k% F8 s6 P- C* i; ]9 }1 P; Y
Timing Path
: `4 A4 J  o9 j
Timing Path Sections

  @. M5 y/ U; s
Data Arrival Time
- @$ A. x& n2 c# Z! m: q  Y
Clock Arrival Time
5 J+ t. V) b6 r/ S. y: x6 {8 W  C
Data Required Time - Set up
9 r# o: V& L; m* k6 s9 Z
Data Required Time - Hold
5 D/ D1 P( W$ p' r
Setup Slack

& h4 g; j. T8 ~
Hold Slack
  H8 ^  z% A0 f
) l: r) ?1 ~+ O; y
1 M2 h( j7 d  e4 A, ]! Y5 }5 X

; i' j* U( [8 Q, u1 P3 H/ S. k/ ?; Q5 H5 ?' J3 Q  ~  U; \7 g
Data Required Time - Set up
4 L: x2 m/ Q% ^. x8 m6 \2 m
游客,如果您要查看本帖隐藏内容请回复

2 E" }8 S+ F4 h- w9 |
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-8-12 01:16 , Processed in 0.125000 second(s), 26 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表