看看大神对I2C总线信号时序如何分析

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看看大神对I2C总线信号时序如何分析

% Y+ I4 {% }  [4 w9 r       在I2C总线通信的过程中，参与通信的双方互相之间所传输的信息种类归纳如下。
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0 i% L2 g7 z8 U, g: X/ F　　主控器向被控器发送的信息种类有：启动信号、停止信号、7位地址码、读／写控制位、10位地址码、数据字节、重启动信号、应答信号、时钟脉冲。

　　被控器向主控器发送的信息种类有：应答信号、数据字节、时钟低电平。
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5 b4 _) i6 z$ _　　下面对I2C总线通信过程中出现的几种信号状态和时序进行分析。

$ M% L9 Y- L5 V9 W! G* I7 h" }1 W　　①总线空闲状态。
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　　I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。

7 ~) ~1 t% d, r- ^2 e9 q5 Y4 P　　②启动信号。
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, `0 R  ]" N, ]" R$ u5 |0 V& \　　在时钟线SCL保持高电平期间，数据线SDA上的电平被拉低（即负跳变），定义为I2C总线总线的启动信号，它标志着一次数据传输的开始。　　启动信号是一种电平跳变时序信号，而不是一个电平信号。启动信号是由主控器主动建立的，在建立该信号之前I2C总线必须处于空闲状态，如图1所示。

　　图1 I2C总线上的启动信号和停止信号

　　③停止信号。
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0 u; T- o$ e/ F! E　　在时钟线SCL保持高电平期间，数据线SDA被释放，使得SDA返回高电平（即正跳变），称为I2C总线的停止信号，它标志着一次数据传输的终止。
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　　停止信号也是一种电平跳变时序信号，而不是一个电平信号，停止信号也是由主控器主动建立的，建立该信号之后，I2C总线将返回空闲状态。

　　④数据位传送。   
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　　在I2C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。

　　进行数据传送时，在SCL呈现高电平期间，SDA上的电平必须保持稳定，低电平为数据0，高电平为数据1。

3 v* E+ d. G) G6 g5 {　　只有在SCL为低电平期间，才允许SDA上的电平改变状态。逻辑0的电平为低电压，而逻辑1的电平取决于器件本身的正电源电压VDD（当使用独立电源时），如图2所示。
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　　图2 I2C总线上的数据位传送

　　⑤应答信号。
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4 W7 r' P9 L9 m  y9 x/ w　　I2C总线上的所有数据都是以8位字节传送的，发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。

; B  k( t1 i5 n7 N5 I' n　　应答信号为低电平时，规定为有效应答位（ACK简称应答位），表示接收器已经成功地接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功。

# b4 w  y6 p5 l' R1 D  b　　对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。
! ~* m% _1 S  m. r' l4 G2 g- J1 d　　如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P，如图3所示。
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　　图3 I2C总线上的应答时序

　　⑥插入等待时间。
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& ?; l- L! |( O) B5 K　　如果被控器需要延迟下一个数据字节开始传送的时间，则可以通过把时钟线SCL电平拉低并且保持，使主控器进入等待状态。
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　　一旦被控器释放时钟线，数据传输就得以继续下去，这样就使得被控器得到足够时间转移已经收到的数据字节，或者准备好即将发送的数据字节。
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$ P, _+ c. m& J) R( ]+ k+ h　　带有CPU的被控器在对收到的地址字节做出应答之后，需要一定的时间去执行中断服务子程序，来分析或比较地址码，其间就把SCL线钳位在低电平上，直到处理妥当后才释放SCL线，进而使主控器继续后续数据字节的发送，如图4所示。

　　图4 I2C总线上的插入等待时间

　　⑦重启动信号。

　　在主控器控制总线期间完成了一次数据通信（发送或接收）之后，如果想继续占用总线再进行一次数据通信（发送或接收），而又不释放总线，就需要利用重启动Sr信号时序。

　　重启动信号Sr既作为前一次数据传输的结束，又作为后一次数据传输的开始。利用重启动信号的优点是，在前后两次通信之间主控器不需要释放总线，这样就不会丢失总线的控制权，即不让其他主器件节点抢占总线。
3 v, j! _4 v( q4 p  T# |' z　　⑧时钟同步。

　　如果在某一I2C总线系统中存在两个主器件节点，分别记为主器件1和主器件2，其时钟输出端分别为CLK1和CL【0，它们都有控制总线的能力。
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　　假设在某一期间两者相继向SCL线发出了波形不同的时钟脉冲序列CLK1和CLK2（时钟脉冲的高、低电平宽度都是依靠各自内部专用计数器定时产生的），在总线控制权还没有裁定之前这种现象是可能出现的。
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' l! D8 M. ^* e4 Z: R　　鉴于I2C总线的“线与”特性，使得时钟线SCL上得到的时钟信号波形，既不像主器件1所期望的CLK1，也不像主器件2所期望的CLK2，而是两者进行逻辑与的结果。

　　CLKI和CLK2的合成波形作为共同的同步时钟信号，一旦总线控制权裁定给某一主器件，则总线时钟信号将会只由该主器件产生，如图5所示。

　　图5 I2C总线上的时钟同步

　　⑨总线冲突和总线仲裁。
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　　假如在某I2C总线系统中存在两个主器件节点，分别记为主器件1和主器件2，其数据输出端分别为DATA1和DATA2，它们都有控制总线的能力，这就存在着发生总线冲突（即写冲突）的可能性。
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　　假设在某一瞬间两者相继向总线发出了启动信号，鉴于：I2C总线的“线与”特性，使得在数据线SDA上得到的信号波形是DATA1和DATA2两者相与的结果，该结果略微超前送出低电平的主器件1，其DATA1的下降沿被当做SDA的下降沿。
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9 n, I% S. w5 g" X; C; j　　在总线被启动后，主器件1企图发送数据“101……”，主器件2企图发送数据“100101……”。

　　两个主器件在每次发出一个数据位的同时都要对自己输出端的信号电平进行抽检，只要抽检的结果与它们自己预期的电平相符，就会继续占用总线，总线控制权也就得不到裁定结果。

　　主器件1的第3位期望发送“1”，也就是在第3个时钟周期内送出高电平。
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2 b: w+ P4 x! }0 L* ?7 i3 h　　在该时钟周期的高电平期间，主器件1进行例行抽检时，结果检测到一个不相匹配的电平“0”，这时主器件1只好决定放弃总线控制杈；因此，主器件2就成了总线的惟一主宰者，总线控制权也就最终得出了裁定结果，从而实现了总线仲裁的功能。

5 F2 I5 g8 {; v5 R4 O　　从以上总线仲裁的完成过程可以得出：仲裁过程主器件1和主器件2都不会丢失数据；各个主器件没有优先级别之分，总线控制权是随机裁定的，即使是抢先发送启动信号的主器件1最终也并没有得到控制杈。
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　　系统实际上遵循的是“低电平优先”的仲裁原则，将总线判给在数据线上先发送低电平的主器件，而其他发送高电平的主器件将失去总线控制权，如图6所示。

　　图6 I2C总线上的总线仲裁

　　⑩总线封锁状态。
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　　在特殊情况下，如果需要禁止所有发生在I2C总线上的通信活动，封锁或关闭总线是一种可行途径，只要挂接于该总线上的任意一个器件将时钟线SCL锁定在低电平上即可。

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