大神教你如何编写testbench的总结

House · 发表于 2019-5-23 07:00

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大神教你如何编写testbench的总结

1．激励的设置
相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。
eg：
inout [0:0] bi_dir_port;
wire [0:0] bi_dir_port;
reg [0:0] bi_dir_port_reg;
reg bi_dir_port_oe;

assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz;
用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)

方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：
module test();
wire data_inout;
reg data_reg;
reg link;
#xx; //延时
force data_inout=1'bx; //强制作为输入端口
...............
#xx;
release data_inout; //释放输入端口
endmodule

从文本文件中读取和写入向量
1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如：
reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器mem
initial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中
initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终

2）输出文本文件：打开输出文件用?$fopen 例如：
integer out_file; // out_file 是一个文件描述，需要定义为 integer类型
out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本
设计中的信号值可以通过$fmonitor, $fdisplay,

2. Verilog和Ncverilog命令使用库文件或库目录
ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索
使用库文件或库目录,只编译需要的模块而不必全部编译

3．Verilog Testbench信号记录的系统任务:
1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
ex). $shm_open("waves.shm"); //打开波形数据库
$shm_probe(top, "AS"); // set probe on "top",
第二个参数: A -- signals of the specific scrope
S -- Ports of the specified scope and below, excluding library cells
C -- Ports of the specified scope and below, including library cells
AS -- Signals of the specified scope and below, excluding library cells
AC -- Signals of the specified scope and below, including library cells
还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"
什么都不加表示当前scope的ports;
$shm_close //关闭数据库
2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
ex). $dumpfile("filename"); //打开数据库
$dumpvars(1, top.u1); //scope = top.u1, depth = 1
第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.
$dumpvars; //depth = all scope = all
$dumpvars(0); //depth = all scope = current
$dumpvars(1, top.u1); //depth = 1 scope = top.u1
$dumpoff //暂停记录数据改变,信号变化不写入库文件中
$dumpon //重新恢复记录
3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
a. setenv LD_LIBRARY_PATH

LD_LIBRARY_PATH
(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))
b. while invoking ncverilog use the +ncloadpli1 option.
ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限

在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk.
………………………………………………………………………………………………………
关于信号记录的系统任务的说明：
在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。使用简单，在testbench中添加：initial begin
$shm_open("waves.shm");
$shm_probe("要记录信号的路径“，”AS“）；
＃10000
$shm_close; 即可。

4. ncverilog编译的顺序: ncverilog file1 file2 ....
有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是
从后到前,就先编译file2然后才是file2.

5. 信号的强制赋值force
首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.
initial begin force sig1 = 1'b1; ... ; release sig1; end
force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.

6．加载测试向量时，避免在时钟的上下沿变化
为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升沿延时一个时间单位后，加载的测试向量发生变化。如：
assign #5 c="a"^b
……
@(posedge clk) #(0.1*`cycle) A=1;
******************************************************************************
//testbench的波形输出
module top;
...
initial
begin
$dumpfile("./top.vcd"); //存储波形的文件名和路径,一般是.vcd格式.
$dumpvars(1,top); //存储top这一层的所有信号数据
$dumpvars(2,top.u1); //存储top.u1之下两层的所有数据信号(包含top.u1这一层)
$dumpvars(3,top.u2); //存储top.u2之下三层的所有数据信号(包含top.u2这一层)
$dumpvars(0,top.u3); //存储top.u3之下所有层的所有数据信号
end
endmodule

//产生随机数,seed是种子
$random(seed);
ex: din <= $random(20);

//仿真时间,为unsigned型的64位数据
$time
ex:
...
time condition_happen_time;
...
condition_happen_time = $time;
...
$monitor($time,"data output = %d", dout);
...
//参数
parameter para1 = 10,
para2 = 20,
para3 = 30;

//显示任务
$display();
//监视任务
$monitor();

//延迟模型
specify
...
//describ pin-to-pin delay
enDSPecify

ex:
module nand_or(Y,A,B,C);
input A,B,C;
output Y;

AND2 #0.2 (N,A,B);
OR2 #0.1 (Y,C,N);

specify
(A*->Y) = 0.2;
(B*->Y) = 0.3;
(C*->Y) = 0.1;
endspecify
endmodule

//时间刻度
`timescale 单位时间/时间精确度

//文件I/O
1.打开文件
integer file_id;
file_id = fopen("file_path/file_name");
2.写入文件
//$fmonitor只要有变化就一直记录
$fmonitor(file_id, "%format_char", parameter);
eg

fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);
//$fwrite需要触发条件才记录
$fwrite(file_id, "%format_char", parameter);
//$fdisplay需要触发条件才记录
$fdisplay(file_id, "%format_char", parameter);
$fstrobe();
3.读取文件
integer file_id;
file_id = $fread("file_path/file_name", "r");
4.关闭文件
$fclose(fjile_id);
5.由文件设定存储器初值
$readmemh("file_name", memory_name"); //初始化数据为十六进制
$readmemb("file_name", memory_name"); //初始化数据为二进制

//仿真控制
$finish(parameter); //parameter = 0,1,2
$stop(parameter);

//读入SDF文件
$sdf_annotate("sdf_file_name", module_instance, "scale_factors");
//module_instance: sdf文件所对应的instance名.
//scale_factors:针对timming delay中的最小延时min,典型延迟typ,最大延时max调整延迟参数

//generate语句,在Verilog-2001中定义.用于表达重复性动作
//必须事先声明genvar类型变量作为generate循环的指标
eg:
genvar i;
generate for(i = 0; i < 4; i = i + 1)
begin
assign = din = i % 2;
end1 d1 ~& l9 V$ s# W
endgenerate
# \! ]# y# u2 |) t2 e2 E+ O) q" e5 R+ C+ Q% m
//资源共享
  J' o4 I1 w4 \; Q$ y, }always @(A or B or C or D)( C$ |; }: e; a# v4 }+ ?2 a' A
sum = sel ? (A+B)C+D);
7 Y, D& b$ P: n3 Q" |( D//上面例子使用两个加法器和一个MUX,面积大
8 u# A- n5 ]8 U4 e) \! z' a% J- G
//下面例子使用一个加法器和两个MUX,面积小8 `3 N6 L) e  z. F2 a
always @(A or B or C or D)* V& p  Z: S3 _$ v7 P8 Y/ y
begin
. D( t) D# a0 w  _) T6 J1 L( Itmp1 = sel ? A:C;
9 _# X% R* X% J0 P( i! h5 q, mtmp2 = sel ? B;
) I8 y9 b, O3 [' y6 L! ]0 uend
' F/ Q, w2 ~/ A% f
  ~' W. Y0 t0 A+ J5 zalways @(tmp1 or tmp2)
7 ]$ [: o" b& r6 n' C$ p* [sum = tmp1 + tmp2;
& M8 c; u* {2 y' b7 x) U, B' I, Z
******************************************************************************
* ^4 ~2 i# u. X% y模板：
" I% \, }: U" p) C# }9 n$ H$ dmodule testbench; //定义一个没有输入输出的module
: f0 O3 B+ ?: l6 xreg …… //将DUT的输入定义为reg类型* _- M  l' q; u4 a( W) V: }
……) t0 F; |9 `8 p

, r' l6 M" {5 }+ V, v! z, A9 @; p! u4 ^wire…… //将DUT的输出定义为wire类型+ j) r4 W. W, ]0 |' s. O( Y8 V
……: ]3 S2 ^- m+ S6 `4 b* I6 A
//在这里例化DUT
! b! M" _4 |* Y3 a4 R% J. F4 z6 K  D
initial
0 l: d) S6 B5 a4 xbegin8 C+ x! N" {% S* `1 ^; U7 S
…… //在这里添加激励(可以有多个这样的结构)( C; U2 I" j/ g4 k$ M, [
end
5 b) z/ E0 ?) _/ w+ @" M
1 F! O' T4 \4 p6 p7 `9 n/ ralways…… //通常在这里定义时钟信号1 _# ^- j5 Y5 I8 Z. y
' q  N  ?1 D2 \0 g
initial, |- G( [4 U! T' g& A5 Q" ~* R
//在这里添加比较语句(可选)/ z0 `: a& Z' M3 M" m
end
: b3 L  e& T! c# T* x* Y0 D/ c$ c0 V, q2 I1 A! c
initial4 n* _; V$ R9 L+ ]$ p
//在这里添加输出语句(在屏幕上显示仿真结果)
+ Y( A5 ]; T  Y# z$ [9 ~end
+ T* ~5 p6 c' qendmodule
% S; F8 J7 Y1 ^- ~/ u
$ x# x7 k9 a4 ?  q  ~3 C: k一下介绍一些书写Testbench的技巧：
7 O+ W0 z  O# u- N1 U$ d1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。1 J% d$ {0 f' o" @
2.如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出。
) b* j: ~; R/ ?3.如果initial块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个initial块来描述。在仿真时，这些initial块会并发运行。这样方便阅读和修改。9 W7 {" O" h9 v  @
4.每个testbench都最好包含$stop语句，用以指明仿真何时结束。& M6 u! v9 e7 l" \2 D/ Z8 n
最后提供一个简单的示例(转自Xilinx文档)：- {  J) `6 c7 q+ k
DUT：# q" f5 B+ w& K/ W$ y% @; U8 E, L9 A
module shift_reg (clock, reset, load, sel, data, shiftreg);
) m! V9 x7 Z4 K( a/ R, I. yinput clock;
) v5 G/ ?* y& w8 e$ r4 b" linput reset;
; s. \" H8 D8 c8 yinput load;! k0 b! i) C2 w) e" N8 Q7 S5 i1 W
input [1:0] sel;* S* D  W2 V& r& A% |! b9 R) {
input [4:0] data;* F0 w! f5 B2 _1 r0 ?; O+ X
output [4:0] shiftreg;& U8 x6 Z5 r& g
reg [4:0] shiftreg;7 P  i& G# X  d
always @ (posedge clock)
8 J" B% V& h8 b  U6 X0 V  Obegin; f+ M& p* l% g9 C2 h
if (reset)+ o- u! k4 C+ }3 x3 j
shiftreg = 0;
& m8 {- H: b8 S6 e( Oelse if (load)! Z& B8 O& W) f* W5 R$ e
shiftreg = data;  u$ R& }) a" \5 Y: A$ M- ~4 X6 Q: {
else
% l6 }3 S6 D5 Z& N! ~% y/ F5 B4 xcase (sel)8 a" U, m5 n# c( \) @8 P
2’b00 : shiftreg = shiftreg;- J$ Q+ v0 C; e  }6 f4 z+ C5 V
2’b01 : shiftreg = shiftreg << 1;. p! M+ B2 e4 H% e
2’b10 : shiftreg = shiftreg >> 1;
0 q8 D' R- O9 _0 p: L" ^& qdefault : shiftreg = shiftreg;
& Q: _% |* V$ G# Q8 f# w$ Eendcase8 i. L' t0 W5 Z1 o2 N, j& K
end
: C) [. K- B* n- Z$ v9 r4 sendmodule
  m6 N: N/ ~  C# T' w2 P
' t* M$ Q: N' M, h. ^Testbench：
  A7 Y) o" a6 [( J& b9 g& A# Lmodule testbench; // declare testbench name
" Z; B( g7 ~% Freg clock;5 x: X' V  K* n7 f, N
reg load;" [4 A3 f* ~% o7 j) \/ U7 f' |
reg reset; // declaration of signals; z" q/ r8 U0 b1 l7 |1 r5 V
wire [4:0] shiftreg;
- I2 o6 ]- P2 d* A# U3 G1 greg [4:0] data;$ r4 J; ~4 L: Q- h: q
reg [1:0] sel;+ a& _8 }1 K2 X
// instantiation of the shift_reg design below
% c- Y1 U) l0 P; ^shift_reg dut(.clock (clock),
1 w7 O- {# i2 b.load (load),6 f- z# J8 m% v
.reset (reset),7 ~( y. l5 v* U* U
.shiftreg (shiftreg),
! @1 W) ?, L  ?% p: V7 _3 J.data (data),
  v5 D4 C7 f8 |/ \& a8 a.sel (sel));1 b/ C& U1 R, K1 {1 v# c
//this process block sets up the free running clock, D9 o; X5 O# [* K
initial begin
3 r' {# Z7 ]* Uclock = 0;
! F4 |8 o# `  ?5 @0 T/ w8 Pforever #50 clock = ~clock;
% V$ @  I1 A6 d% W- lend
5 t- K- f; B8 ^initial begin// this process block specifies the stimulus.9 S! K+ x1 }' ^* x( @
reset = 1;
4 O+ E  a- b0 idata = 5’b00000;  b8 |* e. A: O6 j$ z$ l
load = 0;, u4 v4 F2 W2 F/ K* t) s, N- l% J
sel = 2’b00;/ p1 U1 M6 T( @% X  \) U$ l
#200
, L  C, N$ W+ J7 C) xreset = 0;
0 A" z: |2 w9 M- b" v. Jload = 1;
* H) k3 }2 j1 e# w. c#200! L5 I1 ~. _8 n" p- n* G' u- ^/ J
data = 5’b00001;2 O' ^2 f* i+ p
#1009 \  R5 d) s$ b2 \1 Z8 Y
sel = 2’b01;
' }4 Y; I+ n4 ?  Q' Y: K' S) lload = 0;: z3 K1 h4 _" R$ |- I
#200
sel = 2’b10;
$ N4 s& g6 G) R6 X/ l: y. G#1000 $stop;2 x* n3 [2 s! W  Z' z. a
end
# X" O( i0 P' d$ Jinitial begin// this process block pipes the ASCII results to the% W- z; [5 z, H6 D1 ~
//terminal or text editor) j7 o+ T" Y  M" Z
$timeformat(-9,1,"ns",12);0 D2 k# R; m# s  G$ x" O' }  v% @
$display(" Time Clk Rst Ld SftRg Data Sel");0 p2 ]+ m( d: F; `: S
$monitor("%t %b %b %b %b %b %b", $realtime,
, y9 |+ X, u+ H* w3 Hclock, reset, load, shiftreg, data, sel);! {1 }  m, O" s9 _- c3 `$ k
end$ `- J' s5 k6 ^2 c, i6 i
endmodule
$ ]# A: c) ]- g/ @% A* f

wu68aq · 发表于 2019-5-23 16:27

很棒的教程而且有代码改天就试试

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