10 使用Altium Designer 进行 DRC 检查

mytomorrow

1 v; l/ h3 P2 VDRC检查是依据自行设置的规则进行的。例如自己设置的最小间距是8mil，那么实际PCB中，出现小于6mil的间距就会报错。
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8 ^% n+ D' I& i% A% }; Y+ ]并不是DRC有错误的板子就不能使用，例如丝印的错误不会影响电气属性。接下来简单分析几种常见的错误。
/ T/ Y  r1 n6 N) p# v
运行DRC以后，会弹出一个页面和message。只看Message，双击message可以快速定位错误。

8 s8 w. s% ]& J) R) W* v9 Q1 W

3 k0 {2 }. x7 Q: t& F( E3 V0 @: y错误类型

) q& l. n! I0 S6 t6 s% y[Clearance Constraint Violation]

6 Q; V2 l- f! e- v$ f" H. R间隙约束违规，一般是敷铜的网络会设置间隙约束，例如网络属性为VCC3.3的导线和GND的敷铜连在了一起，其实只要间隙小于规定值例如20mil，就会报错。
6 D  v% n" G3 @& P

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Tony_zhang

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meiguangyang

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