FPGA时钟篇(2)_时钟区域简介-------xilinx 7系列

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FPGA时钟篇(2)_时钟区域简介-------xilinx 7系列

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上一篇咱们介绍了7系列FPGA的整体时钟架构，知道了FPGA是由很多个时钟区域组成，时钟区域之间可以通过Clock Backbone 和CMT Backbone来统一工作。本篇咱们就说一下时钟区域的内部结构，如图1所示的虚线框内即为一个时钟区域：

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1，BUFG即为全局时钟缓冲器，从图上看到，其输出时钟通过Clock Backbone可以到达任意一个时钟区域，而且BUFG通过HROW到达时钟区域内部的每个逻辑单元。

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咱们自己结合这几张图好好分析下，就会彻底明白一个时钟区域内的具体时钟构造了，祝大家好运！利用上述所讲，下篇咱们将介绍如何在不同应用中来操作时钟。

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