FPGA学习之FIFO读写

cpupygu

在300000多ps时，PLL模块初始化完成，可以看到clk_20m,clk_100m,clk_sdram的波形了。

新建IP核FIFO

" C$ W* f2 u; }7 E- H4 E6 }
. n4 M# x2 _% W) U
3 x& P% p. r* p5 i# A& e

游客，如果您要查看本帖隐藏内容请回复

  U; S; K* E3 I! M; J. |

gaoxings

谢谢分享