FPGA基础知识（三）UG902 接口

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FPGA基础知识（三）UG902 接口

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Xilinx原版教程文档参见Xilinx Documentation navigator 中对应UG902：Vivado Design Suite User Guide High-Level Synthesis中的Manage InteRFace部分。
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. ]. c( }9 a# `: z- s' PManage Interface
* T; g# }; V8 b3 M

. o9 n' ?0 \9 d5 M+ j- tvivado HLS在RTL设计中创建了三个类型的管脚
  b$ G7 e' @+ p' L
/ c( s9 K# p8 @$ U% S) S: @7 Z
( ?& `! z" s: [       时钟与复位管脚
2 n/ J1 H7 }/ G! Q  k5 G
* N4 ]$ i1 |" l3 M& W
" c- v* p6 ]! j% f" K" f       block-level的接口协议


4 }7 K  E' a' i8 x1 Q       port-level的接口协议
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! V$ |0 X4 n; r4 r7 f7 i管脚综合与OpenCL

2 a* |6 [" C: |! a
       block-level的接口协议

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$ c7 p- R' Z/ l! |+ C; W- vManage Interface

在c语言的设计中，所有的输入输出操作都直接通过函数的参数（argument）来传递；在RTL设计中这些操作的进行都必须通过具体的I/O协议来完成。
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& a- @# D7 A' s8 ^" Hvivado HLS通过两种方法来创建相应的IO 协议
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kinidrily

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