可综合设计的一点原则（很有用）

Ferrya

可综合设计的一点原则（很有用）

一、HDL不是硬件设计语言
3 Y+ I4 }; r! \" o* o* r2 A' _

8 Z: @% \) X8 U' j9 V$ m/ ~2 C3 p    曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。


对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Hardware Description Language的缩写，正式中文名称是“硬件描述语言”。也就是说，HDL并不是“硬件设计语言(Hardware Design Language)”。别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循RTL的模式来编写代码，而不能随心所欲得写仅仅符合语法的HDL代码。

! l/ x! q% y' n+ q. g) m

游客，如果您要查看本帖隐藏内容请回复

Demyar

发帖是心得 回帖是美德