你知道verilog 中不可综合语句有哪些吗？

Allevi

你知道verilog 中不可综合语句有哪些吗？

    （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
    （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
5 |, d% H" u4 o$ _    （3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
  H/ w# s+ m2 X- ?, w

    建立可综合模型的原则
    要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
    （1）不使用initial。
9 \4 G6 v$ g6 |% i6 T    （2）不使用#10。
    （3）不使用循环次数不确定的循环语句，如forever、while等。
    （4）不使用用户自定义原语（UDP元件）。
    （5）尽量使用同步方式设计电路。
    （6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
: |+ @' O. w) e+ L1 l    （7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
7 Z% C. o# z6 p5 p  W    （8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
# z% ~% ~6 _6 L2 w7 t$ X) C7 `    （9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
& E% b$ v5 v/ E    （10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
0 u2 o+ |- z. G' d0 o* R    （11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
( o. Y  W" Y" T( @( P    （12）避免混合使用上升沿和下降沿触发的触发器。
' U6 _7 y0 Q! z; @; j    （13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
0 U& @) U6 b; h' T: K    （14）避免在case语句的分支项中使用x值或z值。

% T' R$ H& ~6 n" Y' j' l

不可综合verilog语句

1、initial                  

    只能在test bench中使用，不能综合。（我用ISE9.1综合时，有的简单的initial也可以综合，不知道为什么）

8 v( ~4 l- q( S" s

2、events                  

    event在同步test bench时更有用，不能综合。

9 I/ ~4 c7 b' V2 i+ j/ t; c

3、real                       

- X1 U) F4 n* V

    不支持real数据类型的综合。

! d. W7 M& F, Y9 m# x

4、time                           

    不支持time数据类型的综合。

4 u  G' L, ~3 h

5、force 和release      

! }3 A. [4 B( O1 p, o) t* v# }

    不支持force和release的综合。

, b6 U0 R+ m+ S& ^- C+ U

6、assign 和deassign      

$ k3 r# g+ p/ _( Z* s

   不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。

7、fork join               

    不可综合，可以使用非块语句达到同样的效果。

8、primitives               

    支持门级原语的综合，不支持非门级原语的综合。

9、table                    

    不支持UDP 和table的综合。
10、敏感列表里同时带有posedge和negedge

    如：always @(posedge clk or negedge clk) begin...end

    这个always块不可综合。
" X; Q, E- R: r+ A' }% @8 z, K; \11、同一个reg变量被多个always块驱动

6 _* n. U) k! `  \+ v" G5 a& g

12、延时

    以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。

    如：a=#10 b;

    这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;

13、与X、Z的比较

& f( x+ F& l5 g( [

    可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。

    如：

' q' q6 D! M+ ?4 u3 ?. p

1 module synthesis_compare_xz (a,b);
" f3 l5 o: n/ C" N+ |2 output a;
3 input b;
4 reg a;
5   
- u4 j; S8 z1 n6 always @ (b)
) T8 r/ O% u. q* t7 begin
, Q& d8 k/ R% A, ^8   if ((b == 1'bz) || (b == 1'bx)) begin
9     a = 1;
10   end else begin
11     a = 0;
* {1 S9 h) Y0 j3 S) N12   end
$ ?* d: U' C/ x7 }, I0 p$ S8 X13 end
14   
15 endmodule

: R( L8 J1 e8 r4 d: X) J: ~
( M( S) A1 n  U" @$ a' x0 V

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