你知道Verilog中parameter和define的区别吗？

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你知道Verilog中parameter和define的区别吗？

1、语法
声明：
% Z4 z3 \+ n) {! X; @2 f
parameter data = 8‘d14;
% t+ @3 A) J4 h
  D$ S9 o+ j; l4 U6 O& s9 M8 v" a`define data 8’d14
2 a# ]# T" G: X
使用：
       data
- X8 T% h3 t$ r* k$ _2 \+ l
$ p, ?" Q; L9 [& {5 |+ s1 ^`data
6 g1 Y4 N" @6 l2 k) n! |" u: g
, t! M9 c  _, S) H9 k
& z/ x$ o/ Y4 Y: T: N$ E% t  `) G' l2、作用域

/ l. b0 K! U, v9 Mparameter 作用于声明的那个文件；`define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。
8 U5 ?0 K$ @% k& G- v% ~: ^
! x+ P5 C% O+ r9 Z( r0 {" x如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：

`ifndef data

( O& S) M$ K2 c2 ?+ F/ B+ z `define data  8’d14
4 e: J/ I5 R% f  V2 j
: a! \9 x- j* E  Z, W  w或者

parameter data = 8‘d14;

6 Q/ m; l6 D; H" s( w# x: }`endif

! K( k/ I! s; [' {; Q; b`define也可以写在编译器最先编译的文件顶部。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。
+ N; F1 b5 w# K
3 k  X4 U! \3 u* I# w" j2 n0 U3、区别

% o2 U1 {' y2 h1 P3 T- rparameter可以用作例化时的参数传递。
# J5 g3 p! F7 k% v9 }# @( d
* R. T! o+ [8 D, A在使用状态机时候区别挺大的。状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用parameter 则不会造成任何不良影响。

4 B, R. @. N, }4 O/ j( r, y 一旦`define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，定义的常量可以被其他文件中被调用。直到遇到`undef；parameter只在定义的文件中有效，在其它文件中无效。

relchhiclty

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