提高时序和FPGA资源利用率的小技巧

Ferrya

提高时序和FPGA资源利用率的小技巧

1.如果一个信号是由多个信号经过复杂的组合逻辑和时序逻辑产生的，那么应该将组合逻辑比较均匀的分布在各个reg变量前。不应当造成某些reg前面LUT里面没有组合逻辑，而另外一些reg前面的LUT里面组合逻辑过于复杂的情形。均匀分布不仅有利于时序，也能提高SLICE的资源利用率。例如：第一种：原始编码
" @( i& P9 i9 ualways @(posedge Clk or posedge Reset)
begin
    if (Reset == 1'b1)
        X <= 1'b0;
    else
        X<=  (A & B & C & D & E & F & H & I);
0 s, d: b' K1 V5 |end
: o8 ]6 o$ P( _# x% q$ q6 lalways @(posedge Clk or posedge Reset)
+ w& ]8 U* @1 J1 L5 ^& Zbegin
0 _7 m# [2 x* I3 Q    if (Reset == 1'b1)
1 ]  C3 m- j4 K8 R$ n0 }        Y <= 1'b0;
    else
        Y<=  (J & K  );
end
- B9 x9 V& A3 b: V# ~! Aalways @(posedge Clk or posedge Reset)
5 `: e3 h/ C0 g6 p2 Q. gbegin
    if (Reset == 1'b1)
5 o: _! v2 ^9 Y" _3 a7 W( M2 b        Z<= 1'b0;
, I/ V% d; ]# a2 M4 n3 ]+ X/ U7 c: w    else
        Z<=  (X & Y );
8 a' X$ W2 Z- E: u* B3 I8 A) Lend
可优化为
$ a  M) z* h6 J1 G0 V第二种：优化后编码
) w4 w9 s. x+ P' g, D0 R4 Jalways @(posedge Clk or posedge Reset)
# [( R. G* g1 x4 }3 Ubegin
    if (Reset == 1'b1)
: S" s! u) \4 _* p4 _        X <= 1'b0;
    else
        X<=  (A & B & C & D & E );
end
$ O* m/ V+ L& C& y0 u: zalways @(posedge Clk or posedge Reset)
6 U( a6 q4 \! e6 Obegin
2 m% r% c) E  Q7 K  L( Y    if (Reset == 1'b1)
+ l( Z8 c" }: c& e5 b  P- B7 E- t        Y <= 1'b0;
6 R1 H2 v; R& r' m: L; w+ X: n    else
        Y<=  (J & K & F & H & I );
end
always @(posedge Clk or posedge Reset)
begin
! p# s2 s, ~( w; e" R: b    if (Reset == 1'b1)
        Z<= 1'b0;
3 I* m: u1 {) u4 h! S! c9 ~    else
        Z<=  (X & Y );
end
原始编码出现的原因是A、 B、 C、 D、 E、 F、 H、 I存在着某种联系，放在一起与有利于理解和阅读，但是不利于最终在FPGA里面实现。因此，出现时序问题时，就应该优化成第二种编码编码方式。当然，以上只是举一个简单的例子，复杂的组合逻辑肯定不会仅仅是若干个与运算。
" Z- t) v4 t2 u3 H

relchhiclty

给楼主点个赞