小弟浅谈Verilog语言风格之数据流风格

Ferrya

. d( I" b+ e! p9 ]5 b3 F& D0 OVerilog的4种描述风格（今天讲述下第一个）：
- B( T5 F+ K; `' H: r(1)数据流风格；
  ^5 @8 H( L$ {/ }(2)行为风格；
(3)结构风格；
; c1 L0 R- b1 c(4)上述描述风格的混合。

5 b. K+ y0 n5 j3 z# }8 Y1.数据流风格的描述
     也就是使用连续赋值语句。是对线网类型的连续赋值，下面举例：
module decoder2x4(a,b,en,y);
   input a,b,en;
   output [0:3] y;
   wire abar,bbar;
7 ^7 ~2 m! d0 r" |+ e( W. T/ n! `   assign #1 abar = ~a;
   assign #1 bbar = ~b;
   assign #2 y[0] = ~(abar &bbar &en);
   assign #2 y[1] = ~(abar &b &en);
   assign #2 y[2] = ~(a &bbar &en);
   assign #2 y[3] = ~(a &b & en);
! `' U" [8 y# r. mendmodule
5 S( S" J; [9 g7 K, c/ y; }' p6 |    注意：连续赋值语句是并发执行的，也就是说各语句的执行次序与其在描述中出现的次序无关啦！
    如果设计中没有时序电路，那便可使用真值表化简输入到输出的逻辑。OK~解决所有组合逻辑咯！
1 N- T8 F2 P! ?) v) M* V7 o

relchhiclty

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