FPGA中计数器设计探索

thinkfunny

FPGA中计数器设计探索，以计数器为32位为例：

第一种方式，直接定义32位计数器。

* Z, _. S) M5 [4 v, s0 u" w' Zreg [31:0]count;
0 N4 C- C7 F- a1 v3 E
+ g; n4 i. `: N1 O1 z$ v3 t" nquartus ii 下的编译，资源消耗情况。

8 `& q2 |' l6 y$ R2 |

% l0 U; c6 ]. C! l85C模型下的时钟频率。
' Y, E7 D2 c) C1 z/ K

9 |7 K5 b5 Y& ]2 ]7 p
0C模型下的时钟频率。
* b* [' j% H" s9 D8 w0 P
& x+ c  j% r( _( P  ~
; V5 u, Z) N- k, [4 ~3 R* x" W
1 g; n+ N3 x3 N. N6 jchip planner下资源分布情况。

' ?/ q3 V  x5 C5 j

3 p' d4 |8 g9 L# e) y第二种方式，定义2个16位计数器。
  l1 W5 d  A7 Y3 {
reg [15:0]count1，count2;
5 F9 i8 ?/ G* T. |
+ E4 i$ t  i5 \$ r9 wquartus ii 下的编译，资源消耗情况。
* r' P! j: O; W; I
( i) ?. }0 c6 e# e6 Y% c

85C模型下的时钟频率。
6 A$ }* B, q% t6 i8 a: c/ ~' X

' o0 k+ K; j1 Y* ^7 w4 G7 [
0C模型下的时钟频率。
* n# _! n; f8 B

! m) ~1 m- h- ^% {1 f+ t) \. M+ ^
chip planner下资源分布情况
. ]" S- H2 ~8 C! _
& d0 t% G3 [) M0 ]! L& C
- m, f: m0 C; L+ Z$ V$ H1 n+ C
从上述两种情况来看，结合C4内部LAB的结构，两种方式消耗资源一样多，两种模型下的时钟频率比较接近。

" m& z0 U$ d/ F" B& B# q( ]值得注意的是，以上测试是在资源足够频率不高的条件下测试的。根据经验，当资源使用较多，时钟频频较高时，建议使用方式二。


2 l2 T+ P2 V1 r8 ]

cpupygu

谢谢分享