FPGA中的“门”

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逻辑门

在ASIC的世界里，衡量器件容量的常用标准是等效门。这是因为不同的厂商在单元库里提供了不同的功能模块，而每个功能模块的实现都要求不同数量的晶体管。这样在两个器件之间比较容量和复杂度就很困难。
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解决的办法是给 每个功能赋予一个等效门数值，就比如“A功能模块等价于5个等效门，B功能模块等价于3个等效门···”。下一步就是统计每个功能模块，把他们转换成相应的等效门值，把这些值相加，然后就可以自豪的公布：“我的ASIC包括一千万的等效门，这要比你的ASIC大多了！”
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但是，事情没那么简单，不同的厂商对等效门实际结构的定义是不同的。通常情况下，一个2输入的NAND功能 表示一个等效门。也有一些厂商定义一个等效门等价于特定数目的晶体管。还有的厂商定义一个ECL等效门为“实现一个单比特全加器所要求最小逻辑的1/11”(这到底是谁想出来的？)。通常，最好的办法是，在投资之前先确定大家在谈论同样的事。
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回到 FPGA来 ，FPGA厂商遇到一个问题，他们试图建立一个基础用于比较他们的器件和ASIC。例如，如果某人有一个现成的包含500000个等效门的ASIC设计，他想把这个设计变为用FPGA实现，他应该怎么样描述这个设计需要的FPGA呢？事实上每个4输入LUT都可以表示从1到20多个2输入基本逻辑门所能表示的任何功能，所以这样的比较相当微秒。
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系统门
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/ P. W* M6 E( m& c. d为了解决这个问题，FPGA厂商在20世纪90年代早期开始讨论系统门。有人说这是个代价高昂的想法，在ASIC设计中才会涉及这种专门术语。而另外一些人则说这纯粹是一个市场策略，没有任何人带来好处。
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遗憾的是，似乎没有清晰的定义来解释什么是系统门。在FPGA实质上只包含LUT或寄存器形式的通用可编程逻辑资源时，这很令人尴尬。在那时甚至很难界定一个包含x个等效门的专门ASIC设计是否能够用一个包含y个系统门的FPGA来代替。这是因为有的ASIC设计者可能在组合逻辑方面具有优势，而另外一些则可能更偏重使用寄存器。这两种情况得到的结果可能不是一个在FPGA上的最优映射。
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当FPGA开始包含嵌入式 RAM块时，问题变得尤为严重，因为有些功能使用RAM实现要比通用逻辑实现效率高。而且，事实上LUT可以当做分布式RAM来使用，例如有的厂商系统门计算值现在包括一个定语，“假设20%~30%的LUT是作为RAM来使用的”。当然，在开始认为FPGA包含嵌入式处理器核和类似功能时，这个问题更加严重了。于是，有的厂商现在说：“系统门数值没有计入这些元件”。

到底有没有简单的规则来把系统门转换成等效门呢？其实有很多。有的人认为如果你感觉乐观，你应当把系统门数值除以3(比如300万FPGA系统门应该等于100万ASIC等效门)。或者如果你感到更多的是悲观的那一面，你可以把系统门除以5(这样300万系统门将会等于60万等效门)。
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然而也有人认为，只有在你假定系统门数值包括了所有能使用通用可编程逻辑和块RAM实现的功能时，以上规律才是正确的。这些人会接着说，如果你把RAM从等式中去掉，你就必须把系统门数值除以10(这时，300万系统门就只能等于30万等效门)，但是这时你仍然可以使用块RAM。

0 V- w1 h# Z+ H% C2 R# f最后，这个问题陷入这样一个泥潭，以至于连FPGA厂商都不愿意再谈论系统门。对于新出现在人们视野中的FPGA，人们很惬意的想象着等效门，而且方便用LUT、SLICE等考虑设计，然而，大量的FPGA设计者更习惯与用FPGA的名词。由于这个原因，有的人仍然保留了传统的习惯，我更愿意看到的是，我更愿意看到的是，使用以下简单的数目来规定和比较FPGA：

逻辑单元、逻辑元素或其他；

嵌入式块RAM数目；
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嵌入式乘法器的数目；

嵌入式加法器的数目；
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6 L1 E3 O8 S7 r& b# ^嵌入式MAC的数目；

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为什么会这么困难？对一个真实世界里的ASIC设计实例进行全面的描述，给出它们的等效门，包括它们的寄存器/锁存器、原语门和其他更复杂的功能等细节，是很有用处的。这些设计实例在FPGA中实现所要求LUT和寄存器/锁存器的数量，还有嵌入式RAM和其他内嵌功能的数目就与此有关。

尽管现在还不理想，因为在FPGA和ASIC中人们的设计毕竟是不一样的，但是总会有一个开始。

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  作者：杭州卿萃科技ALIFPGA

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