FPGA同步和异步电路

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在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。
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3 g5 T; _1 y6 ?! N% ]8 N当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。下面继续分享一些FPGA经验。

FPGA中的Block RAM：
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3种块RAM结构，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

3 r; h. d  N" U! y( l6 ?M512 RAM：适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;
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M4K RAM： 适用于一般的需求;

M-RAM： 适合做大块数据的缓冲区。

) Q( K( X/ V$ f; \" hXlinx 和 LatTIce FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。
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补充：但是在一般的设计中，不提倡用FPGA/cpld的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。

5 ?$ u& `$ A; ^4 N0 l7 Z善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。
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异步电路和同步时序电路的区别。

异步电路：

电路核心逻辑有用组合电路实现;

. K# P- ]  V# _! R5 K  p7 k) _# Q异步时序电路的最大缺点是容易产生毛刺;
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不利于器件移植;
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# `  V' s1 J% c% s. d不利于静态时序分析(STA)、验证设计时序性能。
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6 N, d4 n2 A8 J+ }! E同步时序电路：

) t( ^1 ^7 F6 S- y电路核心逻辑是用各种触发器实现;

电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的;

0 x2 \1 @! N6 J3 G% [; \同步时序电路可以很好的避免毛刺;
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利于器件移植;
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利于静态时序分析(STA)、验证设计时序性能。
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同步设计中，稳定可靠的数据采样必须遵从以下两个基本原则：

8 m4 _& a. q, M( W9 G, T(1)在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup时间之久，这条原则简称满足Setup时间原则;
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(2)在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之久，这条原则简称满足Hold时间原则。


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