FPGA常用设计思想与基本模块划分

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常用设计思想与技巧
# [- h/ V$ o$ K% \
1 L& [9 E+ f- E3 L" [# O* w(1)乒乓操作;

, e# M  v, ]) z7 h9 M8 `& l/ o(2)串并转换;
9 t* E) R) k& ~5 w' u
(3)流水线操作;
7 L7 [# R/ C+ l, g8 k5 V0 g+ ~; Y; Y
(4)异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况：

: Q; V3 `4 ?1 }/ y- X$ G5 I. L①两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。
  d0 x- `: R, \9 |9 l
1 J1 I" E, R) P0 y2 B②两个时钟频率根本不同，简称异频问题。

9 T& C$ D6 H0 o! y9 c  S3 E两种不推荐的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调整采样;另一种是盲目使用时钟正负沿调整数据采样。

模块划分基本原则
( Z: ^3 s( [$ i6 E+ b4 e
(1)对每个同步时序设计的子模块的输出使用寄存器(用寄存器分割同步时序模块原则);
1 E" z/ Y  Y, x
(2)将相关逻辑和可以复用的逻辑划分在同一模块内(呼应系统原则);
# s) u; E& z- t) a2 c- x4 t
7 w1 ?6 g7 H/ D: z& b5 v(3)将不同优化目标的逻辑分开;
# y- Z; y0 g' W) K& I
(4)将送约束的逻辑归到同一模块;
( }* I, g) w& E0 O, ?: u: Z) N" [
5 e. Z. [* x* @4 A  I* o7 r9 v(5)将存储逻辑独立划分成模块;

2 _2 [/ `% ~3 p, Z8 D7 O7 y(6)合适的模块规模;

(7)顶层模块最好不进行逻辑设计。

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