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转——一个逻辑工程师的成长之路-社招逻辑工程师笔式题库
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最近公司招了很多人，不仅仅硬件在招，软件也在招人，实际上，我是非常羡慕软件的面试人员的，因为他们有笔试题。不过是自己出的也好，网上搜的也好，总之软件的很多知识，是可以通过一份试卷来先考察一下的。我经常看到软件的人把求职者带到会议室，给一份卷子，做完后来面试一下，也许半个小时就面试完了。而我，每次面试都要一两个小时。 我也在网上搜过逻辑的笔式题，不过，基本都是应届生的，社招的人，看来早已经没有兴致来分享一下自己的面经了。 其实，我每次面试，有一半的时间，都是在问每个人同样的问题，暂时就把这些问题，整理一份试卷吧，同时也参考上一章的V模型。 针对逻辑工程师需要掌握的7种能力,针对不同的阶段应该达到的水平,每种能力都设计了十几道题,可以大概监测在该种能力上可以达到何种水平. + g$ [8 h4 W8 m. k' Y& Y6 h7 F* z) ~
设计完成能力 主要针对简历中的设计提问。
+ q, {; M. O! [9 n( v: S" P1 q1. 请画一下该设计的硬件系统框图 主要考察对整个系统的了解，不仅仅要了解自己所做的部分，而且要了解跟自己像关的部分，积极主动、多思考多学习的人进步更快 % V8 d1 M) m) c% h6 R9 v
2. 请画一下该接口/该模块的信号，时序图 逻辑工程师必须对外围接口信号，时序，有非常清晰的认识。 ) T) S% s) a8 O. k& o) @% S
3. 常用的逻辑电平有哪些 4 [$ `, U6 o6 C! Y' |
4. 请画一下该设计的逻辑框图 主要考察其对自己所做逻辑的了解，以及讲述是否清晰，是否可以抓住重点，而不是纠结于细节。 以及画出的框图，是否清晰美观。很多人画的框图，面试完后再看，完全看不出是个逻辑框图。
/ j* O) r: Y1 L# r5. 该设计使用了多少逻辑资源 6. 整个设计是用哪个芯片实现的，占了该芯片的多少资源，编译软件版本是多少，编译一次要多久 7. 该设计有多少代码，方案、代码、仿真、调试，分别用了多久 " \! |0 C/ U; B
8. 请画一下该设计的时钟域 主要考察对逻辑的整体把握。可以继续发问时钟域转换的速率匹配等。 9. 跨时钟域有哪些类型，分别应该如何处理 6 c7 x* Q3 o9 e& Y" W
10. 请画一下该设计的数据流 主要考察是否对整个设计非常了解。 1 c I) Q1 D7 |
实际设计考察 有一个设计，外部有一个ad芯片，lvds输入到fpga，其中有帧时钟，位时钟，数据有8根。上下沿采样，每个帧时钟里面有14个数据。帧时钟为40M。
! M: o+ v _/ z5 C' |' k2 E& O1. 请问在altera的器件上实现，你会如何做。 2. 如果用cyclone3/4器件，io可以实现上下沿采样么。arriv系列呢。 3. 位时钟要上全局么，为什么
2 c# m" I4 N& M+ d, n0 I7 c1. 如果在xilinx器件上实现，你会如何做。 2. 如果用spartan6器件，位时钟需要上全局么 3. 如果用kintex7实现，位时钟需要上那种资源，为什么，这几种时钟资源有什么区别 8 z8 T, ^& t, A+ R# K2 k2 m
1. 管脚分配时，需要考虑哪些 2. 如果时序不过，有哪些手段，需要做位置约束么，需要将第一级寄存器放入iob么 3. 管脚的时序约束如何做 4. 数据采好后，跟内部时钟域怎么切换
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发表于 2019-5-5 13:32
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