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HPS是什么?包括哪些内容?

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发表于 2019-4-22 10:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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HPS是什么?包括哪些内容?

) S8 \4 S0 B. V2 c; }, J" E  X, D
- b: s  _6 m( r5 w最近在考虑这样的一个问题,HPS到底是什么东西,它包含哪些内容
+ E% d# |( J2 n3 e. _通过查阅资料《Cyclone V Device Overview 》,有以下理解:
8 X9 G; k5 y& y" M- w3 C- a7 @  P  v& `% e3 J

" `/ T1 F6 n+ }! ~) w; ?1、HPS:Hard processor system 字面意思就是硬件处理器系统,应该指的是和ARM核相连的硬件接口。
8 X/ ^9 C" s7 l4 E
6 S& k, E* u, `/ m2、包括以下内容:
" R  p9 r3 J7 D3 b* [1)Single or dual-core ARM Cortex-A9 MPCore processor-up to 800 MHz maximum frequency with support for symmetric and asymmetric multiprocessing
: c7 _) [2 M: b3 E1 q8 W支持一个或2个ARM Cortex-A9,频率最大能达到800MHz,两个处理器还可以设置成不同的处理速率,这点不知道有什么好处。3 l$ X1 B2 ]/ Z' o7 r; H; y

  S5 n7 ^' S( H$ ?* {/ {% d! g2)InteRFace peripherals —10/100/1000 Ethernet media access control (EMAC), USB 2.08 T4 e' z+ `; K4 ~; N1 p+ D0 z
On-The-GO (OTG) controller, quad serial peripheral interface (QSPI) flash controller,0 l$ w) @8 D( ^$ I& k2 z
NAND flash controller, Secure Digital/MultiMediaCard (SD/MMC) controller, UART,7 @$ j+ ^0 F$ L  N7 @  F: L) K
controller area network (CAN), serial peripheral interface (SPI), I2C interface, and
% l5 W- o9 V( H% P' f# p3 T2 M4 Lup to 85 HPS GPIO interfaces
. N/ l* {8 _1 u接口外设,这个比较好理解,都是常见的arm接口,网口、USB,SPI等等5 V! r5 q5 a2 [9 c$ Y

7 [' f* h8 a$ q) x3)System peripherals —general-purpose timers, watchdog timers, direct memory access
+ S4 D5 k  T% @& R6 k8 M(DMA) controller, FPGA configuration manager, and clock and reset managers9 C& t+ l- c+ @
系统外设,这个也比较好理解,就是系统能不运行,而不和外界打交道的,比如定时器,看门狗,DMA控制器等1 D- h. U# \9 O; E1 t0 l: g0 B

/ M- _+ v8 o; h' y: J5 h* N: o5 g4) On-chip RAM and boot ROM. t! _/ X( |  J7 S- m# b
片上的RAM和POM,这个还不知道是什么玩意1 @9 \' r4 _7 _9 E: K' R' S& _% R

4 {4 N3 c6 }7 N1 I$ k5)HPS –FPGA bridges —include the FPGA-to-HPS, HPS-to-FPGA, and lightweight# _2 _2 O" C  x& f* f+ ?
HPS-to-FPGA bridges that allow the FPGA fabric to issue transactions to slaves in
* l% r* L" E0 @* T6 M8 Ythe HPS, and vice versa. y# p& e; {* F5 ~2 ]9 x; I
这个是比较关键的地方,HPS-FPGA之间的沟通机制
6 a& @9 O. l' B; ]* [& J. x- ?0 Y# y4 c$ {
6)FPGA-to-HPS SDRAM controller subsystem —provides a configurable interface to
8 R9 u$ D1 i- Y& Othe multiport front end (MPFE) of the HPS SDRAM controller0 ?- ~1 P5 ^' \1 f- h. P5 L
接到HPS的SDRAM控制器,应该是和ARM的存储资源有联系# P& |$ K2 a3 t) L. e

, z& C0 P. s3 H; ]7)ARM CoreSight™ JTAG debug access port, trace port, and on-chip trace storage
( k) s% V! W) V+ A这应该说的是调试接口和调试机制

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发表于 2019-4-22 17:21 | 只看该作者
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