五级流水线MIPS处理器软核的开发

Ferrya

五级流水线MIPS处理器软核的开发

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最近论坛的SOC试用活动很不错，大家热情都很高嘛，虽然没参加活动，也发点相关的资料上来，供大家学习。 # N/ v2 c+ p$ z ) D5 h0 J! N$ q" ?' X( ]FPGA软核开发算是我比较看好的一个方向，有点FPGA基础的小伙伴可以玩玩，能学不少东西，不单单强化FPGA设计能力也能提高处理器结构认识和软核设计的能力。 当然了开源的软核还是蛮多的，之前在论坛分享过openmsp430的软核开源项目，在我自己的Xilinx板子上实现了一下，体会了一下开源软核，我想体会过的小伙伴都会不自主的喜欢上他，当然仅仅是从学习和认知的角度来说。要说实际应用在国内而言还是有点那啥，毕竟现在都是硬核的SOC方案比较主流，不过关于软核的自由度以及其他的好处我想不是我一两句话能说清楚的，还希望在后面和大家讨论交流。 1 r  f7 B/ N9 @6 f5 k 先不多说了，直接发资料吧，这篇文章还是很不错的，虽然是北京市高等教育自学考试毕业设计的论文，不过作者的态度还是让人折服的，学校应该是清华。 6 N; ~$ z2 p' M7 m论文摘要如下，附件中有代码 ! R/ R6 r, t' D0 |& ~7 x 内容摘要 芯片制造工艺不断发展，尤其是深亚微米技术的发展，使单位面积的晶片可 以集成更多的门电路，甚至具有一定功能的整个系统都可以集成到一个芯片中， 于是产生了 SOC（ System On a Chip）的概念。勿庸质疑， SOC 将会成为数字系 统的趋势。硬件描述语言(HDL)的产生和数字辅助设计软件（ EDA）的发展，使 这种 SOC 的设计方法平民化。对于设计者来说，不需要掌握具体的制造工艺和 实现方式，只要按照硬件描述语言描述出自己的数字系统，或者交给代工厂家进 行流片进行量产，或者用不同的 FPGA（可编程门阵列）生产厂家所提供的设计 工具进行综合优化以及下载，在 FPGA 器件上运行。 在比较复杂的系统设计中，大多设计者都是倾向使用一个单片机对其他功能 部件进行控制，这样就能发挥软件的灵活性。因此在设计片上系统过程中有一个 功能强大的处理器内核是非常有必要。这里设计的一个 32 位的 5 级流水线处理 器，就是为了适应这种需求而产生的。在构架这个处理器的结构过程中是按照 MIPS 指令进行各个流水段的功能划分，并且在处理各种相关的时候参照了手头 上的一个 GCC_MIPS 的 C 语言编译器，因此支持 MIPS 1 指令系统。编译器的 支持使这个核心有了实用价值，这个核心可以应用于各种嵌入式系统设计，代替 常规的单片机实现片上系统，还可以在一个芯片里加入多个内核并且灵活的总线 连接实现多处理器设计。 本文介绍了这个处理器软核的整个设计过程，包括指令系统的选取，流水段 的划分，处理器数据通路的规划， VERILOG 语言的编码，以及静态验证和实际 运行验证等等，还简单进行统计，计算了作为流水线处器的重要参数 CPI（ Cycles Per Instruction），重点论述了如何配合 C 编译器解决各种相关。 9 ^3 h, l6 c0 y4 W * {4 w  Q1 {5 Z# z2 w; S- f* m

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雷北城

谢谢分享，学习了！