转——玩转FPGA之：Testbench学习

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转——玩转FPGA之：Testbench学习

TestBench基本概念：
8 q5 |. e. g; h测试激励->待测设计->观察比对波形/在终端打印或生产文本/自动对比输出结果

TestBench编写三步曲
7 K1 Q) v" e; q8 l! Y# q) c( C1:对被测试设计的顶层接口进行例化
2:给被测试设计的输入接口添加激励
2 l7 z1 f) ]0 V" R( V' q3:判断被测试设计的输出想要是否满足设计要求

TestBench内容主要分为
1:时钟的产生
2:复位的产生
& W5 l7 d+ K- [& L- V! A, e3:其他激励信号的产生(用户自定义 )

第一种时钟产生方式
+ j# {7 G2 P' A//时钟产生
- d6 j  ^7 E7 g//定义时钟周期为20ns，已经定义'timescale 1ns/1ps 单位/精度
parameter PERIOD = 20;
initial
' M! N1 z4 }& `: W  begin
! C6 e3 m7 E* T8 T    clk = 0;
3 |, y' L, @9 l* _    forever
& v, o) m! ?; L( y: @, V      #(PERIOD/2) clk = ~clk;
0 K- o, @# I) n, {  end

parameter是参数的意思类似于＃define
initial是初始化
  }7 e7 E- w' E' x7 @* M7 Ybegin end类似于括号的作用
clk =0 ;初始化时钟为低电平
forever是程序一直执行的意思
#10 表示每间隔10ns执行一次clk=~clk;clk取反一次

第二种时钟产生方式
//时钟产生
7 T6 h0 B0 G/ {//定义时钟周期为20ns，已经定义'timescale 1ns/1ps 单位/精度
* {" H; z9 `% V* N2 b$ \parameter PERIOD = 20;
always
) n; K1 \" k  i  begin
, q( c( B4 [0 l5 h5 \    #(PERIOD/2) clk = 0;
    #(PERIOD/2) clk = 1;   
8 C5 a1 u* E& B. l# V5 v0 I( C  end
always是从第一条语句执行到最后一条语句，再从第一条语句执行

复位信号的产生
//复位产生

initial
0 g3 P$ |7 s. a, c4 `0 w  begin
  //复位低电平有效 已经定义了'timescale 1ns/1ps
! T0 o: x% i1 j7 F5 p; W6 x% k  rst_n = 0;//复位状态
  #100;//100ns延时
  rst_n = 1; //撤销复位
  end
  
. G+ z& A& u5 [/ A/ l; Y& }//例子：  
initial
  begin
    reset_task(100);//复位100ns，已经定义了'timescale 1ns/1ps
  end
//任务的写法
, c- u/ I. H" I* m/ mtask reset_task;
input[15:0] reset_time;//复位事件
begin
! v% u2 N: f: j1 j6 `7 @   reset=0;
* @- l( Q9 V! s7 o1 H8 q   #reset_time;
   reset=1;
  b6 u* ]( g2 m3 @$ Dend
endtask
5 Y3 q/ O$ h6 F% |' b! Ltask 是任务名
之后是输入输出
4 C3 y) z" d- v. I4 z/ |再紧跟是begin end

4 }. A3 o/ R, i4 ~实例解说
//自己定义
`timescale 1 ps/ 1 ps

//verilog模块名
; L" Z0 i* s! {0 E$ l- Jmodule verilog_ex2_vlg_tst();

reg clk;//数据类型与顶层文件的数据类型不同
0 @* {* d. b! m, Kreg rst_n;                                            
/ h+ l+ P7 R; H) }4 Z  g/ y4 awire clk_div;

//verilog_ex2是被测试设计的顶层模块名，顶层模块例化为i1,也可以为i2 i3 i4
5 L& ?% M% m/ w//括号中是接口
//.clk .clk_div .rst_n这3个.后面的引脚必须和顶层文件中的引脚名一致
//clk是对应得，接口引脚都是对应的                     
verilog_ex2 i1 (
// port map - connection between master ports and signals/registers   
2 J; [5 B* R/ b( C.clk(clk),
.clk_div(clk_div),
.rst_n(rst_n)
/ Y! K5 ?0 I% [! W- C* F);
initial                                                
begin                                                  
, j$ B1 [, G% {2 e7 T/ h' j2 A. _2 R// code that executes only once                        
0 r  \& M8 O; y// insert code here --> begin                          
  clk = 0;
  forever
   #10 clk = ~clk;
// --> end                                             
" A; N- G9 K8 U$ n# g  $display("Running testbench");                       
end  
. n  C7 l- w5 S3 {initial
5 ]) |' K! z1 gbegin
$ q' t0 d% R4 N5 y  rst_n = 0;
  #1000;
0 Z1 ?$ _% S8 S* u  rst_n = 1;
+ j) |% n& X1 g: \- `; |  #5_000;//delay 5us
  $stop;
end

. \3 P2 z+ k# o% o% f- A0 B8 N  k

//i1中的的.clk 后面的是clk也可以改为clk0实例代码如下：
`timescale 1 ps/ 1 ps
% `& `) I% [. v- O" v" Y. l1 tmodule verilog_ex2_vlg_tst();
+ l: ?' s6 `9 V7 Sreg clk0;//clk0
reg rst_n;                                             
3 C8 Z( H2 A! n2 ]7 ~0 n7 ~wire clk_div;
                        
) b* ?1 I- C' P0 s  R$ averilog_ex2 i1 (
.clk(clk0),//clk0
.clk_div(clk_div),
8 q7 A# v" D% B& W" G5 j+ H# [.rst_n(rst_n)
);
' X- M2 p! \# {/ o4 pinitial                                                
begin                                                  
2 d+ o' D) s( X" I# M1 k+ o                       
; D5 d0 Z; F8 ^+ J6 Q$ V8 B  clk0 = 0;
  forever
% i8 F8 }! F3 h- l   #10 clk0 = ~clk0;                    
end  
initial
+ i" ~$ R/ T7 u) Q, f* ebegin
  rst_n = 0;
& E" T5 D( Y( \$ q  #1000;
) `* h5 z9 s2 f, ]9 I. B# O  rst_n = 1;
  #5_000;//delay 5us
  $stop;
( ]9 n' |" b4 z0 b6 jend
# y* E3 s. J- P; t

在顶层文件verilog_ex2.v 中
$ D0 `  V7 L: H+ hclk是输入引脚,是测试脚本的输出
clk_div是输出引脚,是测试脚本的输入
rst_n是输入引脚,是测试脚本的输出

#10 clk0 = ~clk0;  表示每间隔10ns时间clk取反一次
; o7 Q9 L8 E9 r) |+ x# f#1000;表示延时1000ns
$stop;表示测试时间结束

编写完之后设置
编写完之后Tools->EDA RTL Simulation就可以ModelSim仿真了

好书推荐：
吴继华，王诚《设计与验证Verilog HDL》
. l; k9 b1 o; F$ y  K8 C. B- a3 p# mJanick Bergeron 《Writing Testbench》
7 }( I2 T3 t  |# K% k( d- h' [! ?; h张春，陈新凯，李晓雯 《编写测试平台》

Testbench 应用实例：
$ V% k* @# }; z+ Y: f0 @先新建一个Quartu工程
工程文件夹verilog_EX2是文件夹名；
) I, N% J; `7 c/ f# d工程名为verilog_ex2；
工程设置为仿真工具为ModelSim，而不是ModelSim-Altera，
我使用的是ModelSim6.5 SE版本。
新建一个verilog HDL文件
6 V% v2 |' v; O输入以下代码：
( w) I* K. B) |1 g2 K/////////////////////////////////////////////////////////////////////////////
0 ^9 Z1 ?. J0 V9 d0 x  r5 }) Vmodule verilog_ex2(
$ ~1 O2 @$ o( e1 f" S- u) C  clk,
4 R! F% v. |+ o9 y% o- q! g  rst_n,
% ~2 i3 W8 L) F; i) u  clk_div
, Z# Z& ~; X- A* a# V# Z+ h);

input clk;//20MHz时钟输入信号
/ S8 ]& d7 m( C7 l4 q- s4 z; Pinput rst_n;//低电平复位信号
: v5 B3 K9 C% s" \output clk_div;//分频输出信号，连接到蜂鸣器
//---------------------------------------------------------
) @% P' i+ {3 L6 D8 ]) C: m* t6 L7 ?reg cnt;

always @(posedge clk or negedge rst_n)
  if(!rst_n)
    cnt <= 1'd0; //异步复位
  else
2 ^3 o0 [$ ^6 s0 `' a    cnt <= ~cnt ;

assign clk_div = cnt;

endmodule
////////////////////////////////////////////////////////////////////////////////////
保存为verilog_ex2.v文件
, s2 q% c4 {) B+ U编译Quartus工程。
+ `% @2 I6 {( M1 m  R/ q9 {5 v- U编译之后有警告：
再把不用的引脚设置为三态输入，配置3个信号的引脚。

在使用TestBench之前就要设置ModelSim，
5 p; o5 i+ U0 h1 W% ], m9 ^9 [Tools -> Options-> General -> EDA Tool Options界面下的ModelSim路径设置为D:\modeltech_6.5\win32
0 v. K. E! i, j7 S0 b( y8 p" }' N(我的ModelSim6.5 SE安装路径是D:\modeltech_6.5\win32,关于ModelSim安装和破解的问题，网上有许多的教程)

在一个工程中新建一个TestBench的步骤：
由于新建一个工程之后，并没有TestBench文件，因此要建立一个Testbench文件
" \1 l: z3 Z2 e; ]Processing->Start->Start Test Bench Template Writer
/ i5 I; R% E6 Q! b+ @5 p新建一个TestBench模板，会提示Test Bench Template Writer was successful，成功新建模板
接下来要打开新建的模板
, ~7 I& a0 G4 a' ~/ W' V( {File->Open->simulation文件夹/modelsim文件夹/verilog_ex2.vt
- c4 `& Z# P0 _+ `' z& G选择的时候注意把文件类型选择为 :All Files
8 G7 ~6 ^) a' {$ r* ~# h; ?打开verilog_ex2.vt文件后，删除原有代码写入:
3 J2 v+ [" b/ F2 s5 R  G) U//////////////////////////////////////////////////////////////////////////////////////////
4 N5 p4 a4 _& \4 ]/ u! X`timescale 1 ns/ 1 ps
module verilog_ex2_vlg_tst();

reg clk;
- D. e; @& A" S) d5 n" Jreg rst_n;                                          
wire clk_div;                     
verilog_ex2 i1 (
.clk(clk),
: Z) n7 Y2 i0 q& `* R. \, K) D.clk_div(clk_div),
: P) |$ \0 I  k" H.rst_n(rst_n)
6 Y7 W/ E& @/ a6 A);
* O) ~* l1 G8 H3 Y$ Sinitial                                                
) m" e1 G8 {* l  bbegin                                                                        
  clk = 0;
  forever
# i( p& r  ~& W; r  {   #10 clk = ~clk;                                
  end  
initial
# ?2 P0 U7 O$ ?& k  m2 J6 `begin
1 S- T- M$ Q/ e6 E0 F1 h! U6 w  rst_n = 0;
2 C. ?9 L  w/ W& q9 e( ]$ F  #1000;
  rst_n = 1;
. V/ j+ O- u7 w8 S* t  #5_000;//delay 5us
" f7 x& a  q3 K( a3 f8 W& B  $stop;
end                                               
endmodule
//////////////////////////////////////////////////////////////////////////////////////////
$ d/ J9 D4 q9 ]) j/ `0 H  n' N保存文件
: F; y2 T2 d+ W5 k/ i) K编译Quartus工程
以上只是新建了一个TestBench
! y% g9 D7 p+ B: T: h" c* O之后就要向工程中添加Test脚本的内容
! c6 U- K& d( rAssignment->Settings->EDA Tool Setting->Simulation
界面中Tool name选择Modelsim，
在NativeLink Settings中勾选Compile test bench:
单击后面的TestBenches，之后单击New,
/ ]+ H2 A6 S4 {7 s& q2 Q1 n出现一个New Test Bench Settings界面中
Test bench name(测试凳名称)中输入：verilog_ex2
Top Level module in test bench (测试凳中的顶层模块名):verilog_ex2_vlg_tst
Top Level module in test bench (测试凳中的顶层模块名)的输入查找方式是在Testbench中查找module后面的内容有：
6 n- V- A4 I! ^! M% H0 u* hmodule verilog_ex2_vlg_tst();就可以找到了。
Design instance name in testbench:实例化的模块名：i1也可以在testbench中找到
# u2 x8 S9 `9 G0 b  A5 B9 P$ o在下面的Test bench Files中的File name中单击按钮,选择打开verilog_ex2.vt，再单击Add按钮加入testbench 文件
依次单击OK，退出设置界面。
3 T' f6 n; D! m8 q4 j再次重新编译Quartus工程文件

想查看Testbench 的结果就在Quartus工具中：
5 s/ }: A) m5 z, \7 S  y4 R3 jTools->Run EDA Simulation tool->EDA RTL Simulation
3 T# P- U' ?, s$ e" m1 x8 D# `- `0 n进行RTL级仿真就可以看到Modelsim仿真的波形了

+ n# u  D# H% t- a3 ~! m5 r仿真完之后需要做一个时序约束：
Tools->TimeQuest Timing Analyzer
初次打开时会提示：
! o: `8 N2 i, g' s% W  P6 L: _) kNo SDC files were found in the Quartus Settings File and verilog_ex2.sdc doesn't exist.
0 N. ?( F) c$ n& J4 [/ K- w7 zWould you like to generator an SDC file from the Quartus Settings file?
单击是按钮
) ]* T' c2 g& v2 ~- B4 e双击Create Timing Netlist
双击Read SDC File
" y3 Y' f9 R! @8 K在TimeQuest Timing Analyzer 界面中的工具栏中
Constraints->Create Clock
! C2 g0 x& ~" d* a* }& TClock name时钟名称输入：sys_clk
1 Q/ U$ U  V1 _Period周期是：50ns(时钟晶振是 20MHz)
0 H5 g) V0 c, l# M* Y7 i* |. l6 D单击Targets后面的按钮：
单击list选择clk，单击，选择OK按钮，单击Run。
, ^# F- T  ?1 {0 A- T; r! \双击Update Timing Netlist
" T. S1 y" }. u) T  y% @双击Write SDC file，
打开SDC文件就可以看到
2 P* M) u8 P( B2 f% [create_clock -name {sys_clk} -period 50.000 -waveform { 0.000 25.000 } [get_ports *]
- r/ s! n% H9 ^5 s: ]+ Z周期是50ns，

再重新编译Quartus工程，编译之后，工程就会有新的布局布线。
: y5 V/ B8 t9 A5 B. h9 A4 E如果没有达到实序约束就会在Cirtical Waring中产生警告。
3 N5 _* w* b5 S: i1 S编译之后再到TimeQuest中查看一下。
8 ~2 Z" I. L3 Q双击Create Timing Netlist
* M3 |, N) u" a* p" T8 W% T4 {) h) Y双击Read SDC File
1 }. ?  ?* {0 q8 A5 ]3 _在Datasheet中Report Fmax Summary最大值的报告（主频最高）
再看一下具体的时序约束的路径；
5 a; m3 k- Y* E: ^7 _Macros->Report All Core Timings
4 ^; \1 B* E9 ^- N) m; `可以看到Core clock setup和Core clock hold的两条报告

查看RTL Viewer 和Technolgy Map Viewer
在Fitter中查看Chip Planner。

3 v7 V+ e4 K9 R$ j8 g

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