利用vhdl实现分频

chenqinte

我想用vhdl实现时钟的分频,但我只会50%占空比的偶数分频,因为还是菜鸟,不太了解怎么进行奇数和小数分频,请大虾指教.最好有程序例子进行说明,谢谢

chenqinte

( k7 ~; {2 R  E. g! x
7 ^6 n  F* q( l. ^3 c没人顶哦,这是我写的一个小程序不过仿真的结果可以实现3分频,但在板子上跑时,分频乱七八糟的,不知道为什么
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity febpin is
port(
  clk:in std_logic;
  div3:inout std_logic
3 E" @, Y, l7 w; X+ x  S  );
end;
architecture behavioral of febpin is
signal cnt:integer range 0 to 2;
3 Z/ s# r# P4 @  }signal q:std_logic:='0';
, i: c$ a# M3 R" q. Bbegin
( T, I( r' R) q+ F& D process(clk)
/ D9 ^8 {' P2 ] begin
if (clk'event) then
: g% x2 [3 [8 S; c( s; P5 `% `  if cnt=2 then
  q<=not q;
3 d3 j7 w/ q8 d8 l3 c  cnt<=0;
  else
  cnt<=cnt+1;
8 Q8 N3 p$ n! F3 S/ ~/ Q% h  end if;
end if;
  O. ?8 m4 p# k7 O" @- E end process;
div3<=q;
7 A5 p4 J$ n- h3 q4 I0 Z  vend behavioral;