转——基于自组网的无线路由设计在FPGA-SOC上的实现（3）

Zedd

                                                                    FPGA软件部分之中频设计之DUC设计之PFIR设计

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      本方案要求设计一个72阶的3倍内插的可编程FIR滤波器（即PFIR），输入数据率为1.28MSps，输出数据率为3.84MSps。

内插滤波器可以采用多相滤波器结构以降低工作速率，由于每相滤波器系数都是对称的，因此每相消耗24/2=12个乘法器，如图下所示1:3内插72阶多相滤波器实现结构，对于每1个子滤波器而言，都可以视为1个低数据速率的滤波器来进行设计。每个子滤波器的阶数为24（72/3=24）阶，各个子滤波器的结果分别输出即可。

滤波器系数：coef = [5   4       -8      -18   -5      29     42     -4      -75   -77   35     159  122  -108 -298 -167 251  508  194  -502 -808 -176         917  1222         65     -1593        -1810        223  2772         2788         -848 -5219        -5089        2426         14399       23482       23482         14399       2426         -5089        -5219        -848 2788         2772         223  -1810        -1593        65     1222         917  -176 -808 -502         194  508  251  -167 -298 -108 122  159  35     -77   -75   -4      42     29     -5      -18   -8      4       5]；

PFIR系数幅度、相位频谱图

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