转——基于自组网的无线路由设计在FPGA-SOC上的实现（4）

Zedd

FPGA软件部分之中频设计之DUC设计之CIC设计

级联积分梳状滤波器（CIC）是在数字系统中实现大的采样率变化的多速率滤波器，支持内插滤波器和抽取滤波器结构，其设计构成不需要乘法器，只是由加法器、减法器和寄存器所组成，当系统采样率很高时，常采用CIC设计。本DUC子模块设计中，CIC使用内插滤波器结构，其由级联的差分器和随后的级联积分器组成，即先梳状结构后积分结构。由差分器处理的数据以速率fs/R（fs为采样率）进入滤波器，在梳状部分的输出的相邻采样之间插入R-1个零值的采样，速率扩展器引起速率增加一个因子R，上采样率和滤波的数据流以采样率fs存在于输出端。为保证高系统时钟及镜像抑制的要求，采用8倍内插5阶流水结构实现。如下图所示，其中R取值为8，N取值为5，M为差分器链中的差分延时，本设计中M取1。

CIC内插滤波器结构图

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jinsin1990

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