FPGA外设的时序约束

Ferrya

FPGA外设的时序约束

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4 D, n$ Y+ i+ Y6 D3 TFPGA的 约束，是软件的朋友搞FPGA的时候比较头疼的事情。
$ y5 w5 E" O1 X) q, j
- z7 Q9 C0 h- C- Z$ `- a5 t你是有心人的话，就不难，
比如
9 h2 ^4 q9 R9 `9 n: _  用什么脚啦，
  上什么电压了，
  设置模式啦，  ---- 这些都好理解

说道时序的约束，有的做 FPGA 几年都 都还没有搞清了。
. C3 H* F& m5 ?! B% n3 ~$ A
; j0 M0 V% a% B& W, N, O0 K4 X这里给大家 白话 一下， 这个让人 “摸不透” 的 时序。


+ Z- X. B# l) N6 P7 ~1 M, s- TFPGA里面 95%  都是同期电路，5%左右的异步时序


同期时序约束 这个 基本，设个跑多少 freq, 看报告就行了
异步电路的话，就不是这样了，
+ l1 j- F7 \7 V5 \而是定义 A时钟域 到B时钟域 的 那根线的 时间，也是等于长度。
（这里为什么，说的是一根线，我们推荐这么搞）
  b- L2 e  E3 A* I/ W' O
内部搞定了后，就是外部电路了，
/ ~' o: y% J' A9 L/ d  uFPGA 和 外部电路的时序搞定的话，项目离收尾就近了。

helendcany

原来是这样啊