【转】SDRAM 布线要领

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/ m# d& D; x4 G  n
* C. ~8 t  I3 G. C' g1 h6 f) ?同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准
" K6 n* j2 B$ y+ ~( [* j1 v& r（一）. 关于 SDRAM
( y  L7 ^2 p, @1 L* R3 {; B$ ?Pp芯片

Sdram芯片
7 D  w- g7 `- Q  Z* q8 c
! B$ u# W) V- R2 Q; n# v8 v4 U) W, \Data、Dqs                                                  
0 B! [8 d- f9 r/ T6 Q( xClk0+/-                                                        
Addr、Ctrl                                                      
Sdram芯片
; K/ M/ h) j- r% z2 G- u
: l. G$ m7 S0 [' @3 qClk1+/- Fb、St                                    
8 a' I1 {+ `' T, o6 pData、Dqs                                                  
1． 信号分组：我们一般把它分为六组
（1） Sdram_adrctrl(包含所有的地址和控制信号)
（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）
- R  u; V1 M7 f: `（3） Sdram_dqs_l（包含DQS0..3）
（4） Sdram_dqs_h(包含DQS4..7)
（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）
) Y% D* ?, e* @（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）
2． 布局时应注意以下几点：
（1） 使用0402封装的上拉电阻
2） 上拉电阻靠近SDRAM端摆放
（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类
（4） 退耦电容尽量靠近SDRAM的对应管脚摆放
5） 参考电压的小电容应靠近SDRAM的管脚放置
' B) j( R; \) L' B8 }- M: E3． 布线时应注意以下几点：
  f# W4 p  [2 L" x（1） 间距方面的要求：
a) CLK、DQS信号与其它信号至少保持20mil以上的space
(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
Group0Q(0..7)、DQM0、DQS0
Group1Q(8..15)、 DQM1、DQS1
& j; ?( R4 q" R2 h, SGroup2Q(16..23)、DQM2、DQS2
  m# e; n( l& l2 ~) n' Y0 MGroup3:DQ(24..31)、DQM3、DQS3
& l0 B+ ^( h+ `% E4 D9 TGroup4:DQ(32..39)、DQM4、DQS4
Group5:DQ(40..47)、DQM5、DQS5
3 W/ \) W$ Q: }  z3 ~: M7 ZGroup6:DQ(48..55)、DQM6、DQS6
Group7:DQ(56..63)、DQM7、DQS7
(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space
(2)   长度方面的要求：
（a） 差分时钟对做误差+/-10mils
（b）DQS(0..7)做误差+/-250mils
（c） DATA信号组间控制在+/-250mils，本身做+/-100mils
（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil
( t4 r0 I9 l6 o$ C+ x（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)
4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续
5． Topology
(1) 对于CLK、Dqm、Dq、Dqs信号
Driver
' F& L) w4 X/ D! g% r
Resistor
- Q! e6 N3 ~% X2 z0 s) e8 R4 }) [. X
! b; o5 b$ ]6 nSdram

(a)                              
. W: `- I1 d" G( O1 cSdram至Resistor尽可能的短
Sdram
( Q$ [* H- y2 R
+ a/ }$ g" q7 IResistor

Driver
5 h) I) U# d6 Q( N6 S
* s( Q$ p$ I2 [- W* ]/ f* |, f7 R% n8 ?. w(b)                              
Resisor至Sdram尽可能的小于0.5inch
( `9 g/ s8 z4 G* w: a1 U$ z2 m(2) 对于Addr、Ctrl信号
Resistor

Sdram     
Driver                                                
Sdram
, R: B6 y7 \4 I+ b- P2 K
Resistor
9 c& C# L  j+ B4 W$ h
Resistor至Sdram尽可能的小于0.3inch
) c$ R8 z* b$ U4 E1 ?7 J3) 对于FD_CLK、Startburst信号                                                                 
$ @% c3 _- ~: T) k, c2 R7 U1 b7 {Driver

Resistor
" t  b3 j2 r. b) Q. Y/ {5 ~: p
9 Q. F- e' D, c2 q! Y& YResistor

6．布线要点：
) @5 c. Z+ H" k（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声
, s6 q* y7 }' f% t/ _$ Y0 h（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声
3 o. T( H6 `& I（3） 同组DQ信号可以任意交换，以改善布线
4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短
& F5 t. m; V0 G; U（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔
8 `+ j" e1 C# \& U（7） 使用0402封装电阻以节省PCB空间
) O6 k! H8 q' z8） 尽量少过孔
7．电源的处理
; u: T; A7 d) j9 j" X1 K: ZVTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
7 E, ^( M6 ]5 C二）. 关于DDR SDRAM
5 P  ~9 y) U4 ]# tClock Buffer
+ S/ |, D0 M3 u1 N
9 J  o- q4 f. y8 [) j' n4 l( I                      Clk0+/-                 Fb                                                  
4 U* H. g" h" ~; A( F6 ~; a                      Clk1+/-                                                                        
Sibyte
# i' |" _* n$ p' W; s9 q
% z  x$ V1 t; p' s& s                      Clk2+/-                  Clk+/-                                         
) i0 ~8 C# ^: G  t$ S) F                    Addr、Ctrl                                                            
1. 信号分组，我们把它分为三组
0 F3 L. j5 G/ K% N" R4 e% r（1） DDR_A/C(包含Address、Control信号)
3 q; y. l# [: G( z: a4 j7 Z* o2） DDR_CLK(包含所有的CLK+/-信号)
2. 布局时应注意以下几点：
       (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
# C) B4 c# q9 @) y! D4 q: a对于RAMs，匹配电阻应靠近Sibyte放置
(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻
3. 布线时应注意以下几点：
（1） 间距方面的要求
  w( \( ]- j/ Q9 x  o) T% j（a） CLK信号于其它信号保持4：1的space
) \. `" ^; b9 k( @0 X: QCLK以差分形式1：1的space布线
5 E: j% Z: B& n& @$ u1 G! n1 W（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为
3 S% u) e+ p0 B) G% i' |, x0 vGroup0:DQ(0..7)、DQS0
5 K4 p# n! M. x0 ?Group1:DQ(8..15)、DQS1
5 U8 M3 E) ?4 t- n- d) i4 ^4 `
) B3 V* T4 |/ ~1 }5 g
Group7:DQ(56..63)、DQS7
Group8:ECC(0..7)、DQS8
' g8 {' Y( b' ~（c） A/C信号以3：1的space布线，与其它信号保持4：1的space
- J# B, d  c% q/ p# t（2）长度方面的要求
: y  {0 g' v1 ]  N) G  Y（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差
（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB
$ f, n+ s& [/ J3 f7 }- OSB..PLL=Sibyte至PLL Clock buffer的长度
. T/ X; U( Z" s& k6 M$ NPLL..DIMM=PLL Clock buffer至DIMM的长度
8 }6 V: Y3 V+ s6 GPLL..FB=PLL Clock buffer的反馈时钟长度
8 d1 v  a1 _  k, r6 G! A! H& d对于DIMMs
: d1 X. U, |/ x' @% ?LongestA/C+6in<CLK<ShortestA/C+9in
对于RAMs
, h. x! _2 k8 }) r' W6 W6 CLongestA/C+4in<CLK<ShortestA/C+7in
" B4 O+ @- l; J" a& P（c） DQS(0..8)做 +/-400mil的误差
$ C3 {! P) |: W: u' e. G对于DIMMs@167MHz
CLK-7in<=DQS<=CLK-1in
; h; ]+ _. A- i. b0 h$ G对于RAMs@200MHz
CLK-5in<=DQS<=CLK-2in
2 J6 B7 N1 ]: p# C5 x% J2 z; k（d）DQ/DQS信号组内做+/-50mil的误差
（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度
4.   单线阻抗控制在60Ohm，差分控制在120Ohm
5.   Topology
) O( ^. t8 i' G* h（1） 对于A/C信号
对于DIMMs              VTT                                       
! n: j4 o4 P! J( ]8 [" F% yRpack
  o, Y. Y7 X8 T
$ a  @# j2 {. b6 p" ?' v$ M) kSibyte
2 |9 `( p% x0 `* f: h7 J
" D  G$ A. Q, ^5 ^+ x8 G8 cA/C                                            
对于RAMs
" Y7 Y" s, V4 O% T! z. i9 J, O
Ram0
7 e' d3 ^3 M1 g$ v* ]  T# u' ]Ram1
Ram2

Rpack

- X& u% P; ?, g* OSibyte

A/C                           
! B8 @0 u! w' o4 H8 a+ nRam3                                                                 
Ram4                                                                 
+ V! w* }! P/ v. X2 `  l（2） 对于DQ/DQS信号
Sibyte
/ D6 n7 ^' c2 O* m  r
Rpack
* k9 o9 D5 [% X8 ~% zDQ/DQS
2 m7 }1 M: u5 I  Q' s
（3） 对于CLK
Sibyte

9 {7 \6 b" o& BPLL
2 ^/ y* H6 D# k" [SB       DIMM
FB
6.   布线要点
（1） CLK以差分形式布线，抑制共模噪声
（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔
3 A2 A$ A0 k) h) E（3） 使用排阻以节省PCB空间
（4） 排阻到DIMMs用表层处理，尽量短、顺畅

hust_yojin

看了  不错

quaid_wang

帅哥，你这说的是DDR吧，不是SDRAM////

zcyxh12345

顶了，写的不错

cwfang

sdram有那么复杂吗？我觉得有点太麻烦了 不需要

cccccc32

顶！！ 写的相当详细具体，谢谢！！！！

cccccc32

DDR SDRAM是要按楼主说的去处理，不然根本不能使用，不过DSP或者FPGA外面是一片的话可以不做这样的处理，如果是两片或以上并联的药按以上方法处理。
谢谢！

Smitheda

值得收藏

yzyiyang

值得收藏

lisaliang0520

感谢分享 ！

marksman

恩，写的不错，

blackground

说说SDRAM啊？

天空的一片云

写得很详细，感谢分享

crhappy

是ddr的呢

peiqiangqiang

还没达到这种水平