FPGA IO口时序约束是怎么一回事？

Ferrya

FPGA IO口时序约束是怎么一回事？

补充：

一、参数定义：

（1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；

（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；

（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；

（4） Tco为FPGA内部寄存器传输时间；

（5） Tout为从FPGA寄存器输出到IO口输出的延时；

（6）Tpcb为PCB走向延迟。

二、进行输入最大最小延时的计算，我们需要估算4个值：

（1） 外部器件输出数据通过PCB板到达FPGA端口的最大值和最小值Tpcb，PCB延时经验值为600mil/ns，1mm = 39.37mil；

（2） 外部器件接收到时钟信号后输出数据延时的最大值和最小值Tco；

（3） 时钟源到达外部器件的最大、最小时钟偏斜Tclk1；

（4） 时钟源到达FPGA的最大、最小时钟偏斜Tclk2。

三、进行输出最大最小延时的计算，我们需要估算4个值：

（1） FPGA输出数据通过PCB板到达外部器件输入端口的最大值和最小值Tpcb，PCB延时经验值为600mil/ns，1mm = 39.37mil；

（2） 时钟源到达外部器件的最大、最小时钟偏斜Tclk2；

（3） 时钟源到达FPGA的最大、最小时钟偏斜Tclk1；

（4） 外部器件的建立时间Tsu和保持时间Th。

kinidrily

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