Vivado简单逻辑门工程-工程新建及RTL分析

Ferrya

Vivado简单逻辑门工程-工程新建及RTL分析

2 i) {$ T: E/ C$ ?( _7 i

设计中使用vivado，VHDL编程
FGPA开发流程如下

可通过两种方式启动vivado，Tcl控制台或者GUI，类似于现在windows操作和过去的Dos操作，tcl命令太长了，参考官网吧
( [# J, O# w) A) ~按照“工程命名”-“工程类型”-“器件选择”步骤进行，我的如图，综合实现已完成

! u# C  [# J8 x4 d/ _' i9 U2 l) E添加设计源文件，定义3个端口a、b、z，代码如下，进行6种常用运算，z输出结果

1. entity top is

2.     Port ( a : in STD_LOGIC;

3.            b : in STD_LOGIC;

4.            z : out STD_LOGIC_VECTOR (5 downto 0));

5. end top;

6. architecture Behavioral of top is

7. begin

8. z(0)<=a and b;

9. z(1)<=a nand b;

10. z(2)<=a or b;

11. z(3)<=a nor b;

12. z(4)<=a xor b;

13. z(5)<=a xnor b;

14. end Behavioral;

3 a" ?1 L* K$ ]

- g/ a5 j+ s$ j  g& p# uRTL分析后网表，几种逻辑符号清楚，符合程序程序要求
, W" i2 a/ ^5 |" f( l" {

8 h* H8 {9 g3 {& J( O" w输出日志部分：
Report Cell Usage:
+------+-----+------+
5 B$ H6 k! Z, l( ?+ v4 F|      |Cell |Count |
+ {& F  g3 E8 u$ w) y4 J+------+-----+------+
|1     |LUT2 |     6|
|2     |IBUF |     2|
3 p8 G: t" ]# i' i2 @|3     |OBUF |     6|
+------+-----+------+

) G/ e" A5 v% NReport Instance Areas:
+------+---------+-------+------+
7 ~$ G3 _" f( g4 G$ P& n|      |Instance |Module |Cells |
, x* ~- `# Z/ L: }+------+---------+-------+------+
|1     |top      |       |    14|
+------+---------+-------+------+
7 c+ @' j' I7 u# e4 H7 t6 m9 Z" t3 f
, w, K( D( R# e: x; I
) C. ?% y+ B( c/ Q- c+ }& M
后面就是综合分析了

3 n5 n& ]. E( M) H! e4 A7 q

helendcany

谢谢分享