转—基于FPGA的DDS设计（二）

Zedd

转—基于FPGA的DDS设计（二）

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   在DDS设计中，如果相位累加器每个时钟周期累加1，就会输出频率为195.313KHz的波形。如果每个时钟周期累加2，就会输出频率为2*195.313KHz的波形·······，如果每两个时钟周期累加1，就会输出195.313/2KHz的波形······，如果按照这样来设计话，不太方便并且输出波形的频率是不连续的，只能输出一些特殊的频率。

　　首先我们可以一起考虑一个问题，如果我们想要得到一个累加数字0~9，但是想要每次累加的数字有可能是整数也有可能是小数，那么此时整个计算又不让出现小数，应该怎么做呢？我们可以做一个三位数，然后把百位当作我们的输出，然后每次累加的数字自己可以随意调整，也就是相当于之前可以累加小数，小数最小精度为两位小数。000+011=011，123+001=124。如果按照此中方式，让数字一直不断的累加，数字会从最小到最大，不断循环。但是最高位依然是0~9的变化，只不过0~9变化的周期是受到每次累加的值的影响。如果每次累加001，那么百位0~9的循环就需要1000个累加（不要仅仅想0~900，要不断循环），如果每次累加010，那么百位0~9的循环就需要100个累加。

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