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[HyperLynx] Hyperlynx:使用上的一些问题?

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1#
发表于 2009-4-24 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑 $ y9 B0 Z5 _3 O+ e
( D% M" z- p" b: s; e
最近在学习Hyperlynx软件,遇到一些可能很简单的问题,7 U) K1 n# g* z7 k: D$ [
可我弄不懂啊,希望路过的高人稍微指点下!具体见附件!FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \
, P( w; T/ v9 S' b& p% ]$ P9 h2 x6 v: ^
6 E9 N/ Q) s; N8 _& g谢谢!!!

Hyperlynx1.jpg (151.59 KB, 下载次数: 8)

Hyperlynx1.jpg

Hyperlynx2.jpg (149.56 KB, 下载次数: 7)

Hyperlynx2.jpg

Hyperlynx.jpg (63.41 KB, 下载次数: 7)

Hyperlynx.jpg

clip_image002.jpg (31.82 KB, 下载次数: 6)

clip_image002.jpg

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2#
发表于 2009-4-24 23:14 | 只看该作者
图一:引脚名称$ D3 [+ Z" S/ G! _
图二:频率可以自定义,参考datasheet,你提到的带宽什么意思?虚拟示波器不用考虑带宽
) w: Q& t5 `( c2 E2 q图三:没明白你的意思
% y' a- v6 @9 z' `, e# X( p8 j图四:仔细看下英文,没有玩过protel,不懂

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3#
 楼主| 发表于 2009-4-25 09:12 | 只看该作者
TO forevercgh版主:
3 R' _5 ?5 Z) k$ l3 N图一:那个QB不是在Signal栏里面吗?) M: N& d$ p( F( Z" \2 T5 ^
      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择,不是pin啊?* S  P% J$ F7 g# Q, S- z
图二:U1不是代表IC吗?那每个芯片是不是都有个工作频率带宽呢?/ W1 B$ Y9 R4 @0 V- r# r
      我的问题就是:133M是基频激励吗?
4 U8 w( i7 u7 U, v* \/ F3 R      考虑到IC有相应的带宽,所以这块频率不是随便乱300、500等乱输入的吧?输入原则是什么?
0 [& ?1 [% z1 G, a) i- |图三:Hyperlynx的Boardsim不是有两种分析方式吗,针对串扰而言,无论哪一种方式,
# k, ?) _% L9 }+ I      我们在做仿真的  时候都要指定串扰阈值,比如都用40mV吧,; b# q6 S' ~" y4 \
      我的问题就是:当我用“快速分析”的时候,在Report中,很容易看到有哪条net是victim,
9 \- R9 p# j( h; P                    哪条是 aggressor,也即是说串扰被软件检查出来了,& U4 d- y6 b: b; r: \
                可是在“详细分析”的时候,被分析的net的Report中,无论阈值设定40mV. K1 L, f1 N0 U) g
                              或者更低,在Crosstalk那栏中,总是写着NA,这是怎么回事啊?" N& Y  ?% {+ ~& l$ U+ V' Y+ n
                    好像串扰没被分析一样?
0 r! R6 ?% _# B' X( [7 G4 n图四:当把Protel做的PCB导入Hyperlynx时:
- M9 t) g3 d- N3 ?, n         弹出warning:说没有Plane layer,让在Stackup中设置一个Plane layer,那这个层随便设置吗?

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4#
发表于 2009-4-25 21:08 | 只看该作者
图一:signal就是pin,你用datasheet对照ibis model就清楚了
& f; E# {/ Z7 k图二:U1就是实际IC的等效,你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率,那么你设置的133M就是基频。9 C: g! T4 a/ b/ _4 l* V
图三:NA没遇到过,maybe你的设置有问题
& B' S! e$ _, S9 r7 M: |9 Z( _图四:这个牵涉到层叠设计,你可以问下PCB工程师

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5#
发表于 2009-4-25 21:29 | 只看该作者
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样

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6#
 楼主| 发表于 2009-4-27 09:04 | 只看该作者
TO forevercgh :2 v8 r7 V. A% I+ n
图三:我按照教程DEMO.HYP来做的啊,在“详细分析”的时候,& d3 W7 D$ I; m2 u8 p
   Crosstalk项就是写着NA的,forevercgh 版主可否简单运行下那个例子,看看Report呢?% P- e) J# c0 H. g, d; Z
TO xhymsg:9 N9 I% p$ V$ a# q4 Y5 n; p
图四:你的意思是说,Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗?

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7#
 楼主| 发表于 2009-4-27 09:19 | 只看该作者
请问楼上的二位:
0 e6 x) b. K! i/ l    谁有将实际PCB导入Hyperlynx的教程?
  e! W; t6 M2 l+ K" D    能共享下吗?

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8#
发表于 2009-4-27 09:31 | 只看该作者
叠层设置出问题是因为:你的电源层和地层定义错误,不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看,可以在HYPERLYNX  的STACKUP里进行设置,也可以在PCB里LAYER SETUP中进行设置。

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9#
 楼主| 发表于 2009-4-27 09:56 | 只看该作者
TO dsy198677:* L  f$ x; Q' \) c1 H8 V& F8 @* m
    came plane是什么意思啊?
/ t5 U4 ~0 \! n2 p; j1 |    另外请见图:

Snap1.jpg (129.76 KB, 下载次数: 4)

Snap1.jpg

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10#
发表于 2009-4-27 18:15 | 只看该作者
6# anjingcoward 0 A7 E; G" ]9 A) p0 A
惭愧,我也没有实际导入过,但是推测是这个原因,就是你PCB的实际层数和你的STACKUP中设置能否对应起来。

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11#
发表于 2009-4-27 20:26 | 只看该作者
cam plane就是平面层,通常设置为power或ground。/ ^7 L9 T* J! \0 `4 K5 z' H0 S
请楼主弄清楚几个问题,然后潜心研究SI
6 f' }, y# u) ~8 v6 P, ^3 j1.什么是特征阻抗" X5 a' y$ d( k. b* o3 b3 q
2.参考平面用途9 {% [% l8 S) D% p% b) l# H& e6 }& ?
3.PCB的层叠设置的原则和原因
1 y& s/ [' B$ H1 Q, H1 Q. u4.什么样的板级走线要考虑SI

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12#
 楼主| 发表于 2009-4-30 08:56 | 只看该作者
对于第一和第二个问题,还知道一点
: F  b* B( D( [5 G, N+ l, v至于:& d9 j6 E3 t$ }& c
3.PCB的层叠设置的原则和原因
% }2 u& H* N2 R0 O  ^4.什么样的板级走线要考虑SI3 e/ J8 a" G  z" c! k
请问:forevercgh 版主,我应该看那些资料呢?

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13#
发表于 2009-4-30 09:07 | 只看该作者
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑 ( w2 x4 N" {9 w* o

0 \8 G* g0 \( l+ L* Q  d& kHoward Johnson, Martin Graham. 《High-Speed Digital Design》, {! K  c) D1 p7 Z
国内也有中译本  《高速数字设计》
5 _+ v6 U" m7 ?( pE文比较nice的看原版的,翻译后的某些用词会让人很晦涩。
6 w* m+ Z+ ]" K$ h# W! K7 g! o4 v6 B* h0 u4 J* D( P* F
PS:如果是要搞SI研究的,PCB layout的实际工程经验是必备基础条件。

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14#
 楼主| 发表于 2009-4-30 15:33 | 只看该作者
谢谢版主的回复,我去找找资料!
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