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[HyperLynx] Hyperlynx:使用上的一些问题?

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1#
发表于 2009-4-24 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑 1 B6 w7 E' m+ f! a, _! k8 G

2 b% }. X7 w, C: W. M; n最近在学习Hyperlynx软件,遇到一些可能很简单的问题,
5 j0 |* r; ?  \/ x- N5 V4 m可我弄不懂啊,希望路过的高人稍微指点下!具体见附件!FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \2 n) L. T# F8 d) S
% ]$ P9 h2 x6 v: ^  B* }, ^& B5 V8 H6 l! G
谢谢!!!

Hyperlynx1.jpg (151.59 KB, 下载次数: 8)

Hyperlynx1.jpg

Hyperlynx2.jpg (149.56 KB, 下载次数: 9)

Hyperlynx2.jpg

Hyperlynx.jpg (63.41 KB, 下载次数: 7)

Hyperlynx.jpg

clip_image002.jpg (31.82 KB, 下载次数: 7)

clip_image002.jpg

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2#
发表于 2009-4-24 23:14 | 只看该作者
图一:引脚名称. H1 A7 M) L5 v. ^1 I4 L; k
图二:频率可以自定义,参考datasheet,你提到的带宽什么意思?虚拟示波器不用考虑带宽
9 {0 ~: l5 _, P/ Q7 b0 ^  P  K图三:没明白你的意思, A1 c* E  i* |2 K7 ^3 g% W
图四:仔细看下英文,没有玩过protel,不懂

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3#
 楼主| 发表于 2009-4-25 09:12 | 只看该作者
TO forevercgh版主:
/ o6 \$ W! Z" [9 B' g( ^5 q5 z$ O图一:那个QB不是在Signal栏里面吗?7 i+ }. A: K; u- q: ~
      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择,不是pin啊?5 H) m/ w/ L' Y3 n: x6 t- p' f- I
图二:U1不是代表IC吗?那每个芯片是不是都有个工作频率带宽呢?
5 Z" ^, u1 f' `& k      我的问题就是:133M是基频激励吗?
5 s' {# c7 K* P: v3 {$ ~0 x      考虑到IC有相应的带宽,所以这块频率不是随便乱300、500等乱输入的吧?输入原则是什么?" D3 Q/ g# t8 {* k4 d: e3 O; R
图三:Hyperlynx的Boardsim不是有两种分析方式吗,针对串扰而言,无论哪一种方式,2 p/ {2 V9 R, K" G- Y0 a" C# X
      我们在做仿真的  时候都要指定串扰阈值,比如都用40mV吧," N$ V( H2 A( u' J
      我的问题就是:当我用“快速分析”的时候,在Report中,很容易看到有哪条net是victim,
+ q$ ~4 n& d2 M* K0 n                    哪条是 aggressor,也即是说串扰被软件检查出来了,5 p/ [0 S( D& y/ a; j  C
                可是在“详细分析”的时候,被分析的net的Report中,无论阈值设定40mV' ?7 J8 I0 h1 W; d' D5 `) g
                              或者更低,在Crosstalk那栏中,总是写着NA,这是怎么回事啊?
) @# G. i2 b; t                    好像串扰没被分析一样?
) o6 [4 p+ v/ h, \" d5 {图四:当把Protel做的PCB导入Hyperlynx时:
4 z5 L2 F( x: |5 D8 b) s, Z) I( x         弹出warning:说没有Plane layer,让在Stackup中设置一个Plane layer,那这个层随便设置吗?

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4#
发表于 2009-4-25 21:08 | 只看该作者
图一:signal就是pin,你用datasheet对照ibis model就清楚了
& V. d! J4 G' c4 b/ i, x$ n+ R7 ]图二:U1就是实际IC的等效,你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率,那么你设置的133M就是基频。8 y/ `& p5 x) x2 U1 T2 {5 h) _
图三:NA没遇到过,maybe你的设置有问题9 a$ A- k! C* K- t& n
图四:这个牵涉到层叠设计,你可以问下PCB工程师

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5#
发表于 2009-4-25 21:29 | 只看该作者
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样

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6#
 楼主| 发表于 2009-4-27 09:04 | 只看该作者
TO forevercgh :
7 V' B! L- ?3 |3 r图三:我按照教程DEMO.HYP来做的啊,在“详细分析”的时候,
: @  }* u6 s5 T7 L# x( T9 m0 J   Crosstalk项就是写着NA的,forevercgh 版主可否简单运行下那个例子,看看Report呢?/ r- P7 n& d% N+ G$ f
TO xhymsg:
0 X( e) D( D5 _8 [图四:你的意思是说,Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗?

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7#
 楼主| 发表于 2009-4-27 09:19 | 只看该作者
请问楼上的二位:/ ]5 D; j/ Z' N0 u! @2 l8 |
    谁有将实际PCB导入Hyperlynx的教程?+ G5 E; }( w9 C! k
    能共享下吗?

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8#
发表于 2009-4-27 09:31 | 只看该作者
叠层设置出问题是因为:你的电源层和地层定义错误,不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看,可以在HYPERLYNX  的STACKUP里进行设置,也可以在PCB里LAYER SETUP中进行设置。

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9#
 楼主| 发表于 2009-4-27 09:56 | 只看该作者
TO dsy198677:. U* [* M- H6 Q9 y8 S: r
    came plane是什么意思啊?
" r' y- q$ @* f7 Y& T    另外请见图:

Snap1.jpg (129.76 KB, 下载次数: 5)

Snap1.jpg

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10#
发表于 2009-4-27 18:15 | 只看该作者
6# anjingcoward
7 v% H  j5 N3 N3 {' g$ f: a% w惭愧,我也没有实际导入过,但是推测是这个原因,就是你PCB的实际层数和你的STACKUP中设置能否对应起来。

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11#
发表于 2009-4-27 20:26 | 只看该作者
cam plane就是平面层,通常设置为power或ground。( N5 `8 t$ P, N5 z2 ?6 Q$ M
请楼主弄清楚几个问题,然后潜心研究SI# r! D- w2 }: H' d
1.什么是特征阻抗& o) N+ w1 V" X- C" t
2.参考平面用途' o2 k2 J3 n4 `1 P: g5 b/ ~
3.PCB的层叠设置的原则和原因
0 T" a( J8 X$ k* T  l( M8 y4.什么样的板级走线要考虑SI

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12#
 楼主| 发表于 2009-4-30 08:56 | 只看该作者
对于第一和第二个问题,还知道一点8 j2 D4 p: v5 f( ^4 }
至于:, u  a: s  e/ o% i) X
3.PCB的层叠设置的原则和原因5 D" S" F) J& v% l# ?
4.什么样的板级走线要考虑SI
( }6 e6 D2 \" h# P3 \请问:forevercgh 版主,我应该看那些资料呢?

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13#
发表于 2009-4-30 09:07 | 只看该作者
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑
. V+ q+ \% H6 X- O! Y4 A0 m! J" i9 L+ p
Howard Johnson, Martin Graham. 《High-Speed Digital Design》
) h( X; m1 }6 ]0 ^4 \/ I) }7 z0 \国内也有中译本  《高速数字设计》( C- g' }+ e8 J2 ~& c  y6 j
E文比较nice的看原版的,翻译后的某些用词会让人很晦涩。0 @; _# [5 N% w; e
4 X0 z/ T* `1 X7 s' A! E
PS:如果是要搞SI研究的,PCB layout的实际工程经验是必备基础条件。

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14#
 楼主| 发表于 2009-4-30 15:33 | 只看该作者
谢谢版主的回复,我去找找资料!
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