TA的每日心情 | 开心
2019-11-19 15:19 |
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对于Verilog语言的一些总结 , B: Y" R4 N' j. U1 h4 c; F1 X
* p* X" i3 Q" F9 a# L
1、不使用初始化语句；, S L( k& l1 D# z" T' Y3 C
2、不使用延时语句；; _9 _0 m# x3 ` I; S- W( r! E
3、不使用循环次数不确定的语句，如：forever，while等；* B, {3 `# ]" h% T5 A7 B) u5 v
4、尽量采用同步方式设计电路；
) N k( u! B. ]; ~: D: D9 }$ L5、尽量采用行为语句完成设计；
: i5 s* B( \$ u6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；; c) p9 u- ?7 `6 k7 C- N
7、所有的内部寄存器都应该可以被复位；) j; L2 G, j: g3 J; m! [& J
8、用户自定义原件（UDP元件）是不能被综合的。
. r+ {' f, h- f1 Z- S8 ` |
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发表于 2019-3-15 07:30
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