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Verilog中{}的应用

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Allevi
  • TA的每日心情
    开心
    2019-11-19 15:19

    • 签到天数: 1 天

    [LV.1]初来乍到
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    1#
    发表于 2019-3-15 07:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    Verilog中{}的应用+ ]" Z2 p& M. z! Q2 A
    将花括号中罗列的数据依次拼接起来。9 M. I( S/ N) G, O/ K, c

    % A4 b" P5 J  g4 r5 \* }2 k8 H/ ~比如：d_out={d_in[7],~d_in[6:0]+1'b1}；6 C7 H' C% C8 @; Y" F3 U8 e% g

      h, A4 U/ I+ K6 Y7 @7 l, A即是将d_in的最高位和d_in的低7位取反加一拼接起来，拼接之后d_out为8位

    * ~" Y1 G( O# R

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