转——FPGA Verilog中计数器的两种写法对比

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转——FPGA Verilog中计数器的两种写法对比

  g) {" X. [2 {6 N, o

功能是，计数记到24，清零，重新计数…. ) N* L$ ]% _5 @1 M; Z+ y6 r' {( C第一种写法： # A: w% A8 F+ t" ]" ]; x module   count_debug        ( . j4 I- P& K" H* w" W8 k                                     clk, + f6 ?2 Q% _: g6 X                                     rst_n, $ [9 T- b7 J- \- o' N                                      dout                                      ); & ]5 T) T5 v# b/ i & {  @  p6 T# ]9 ~4 u& T* g0 Z9 Pinput                    clk; - M% g1 f% K6 q; \9 o3 `  l- J input                    rst_n; 9 K. K% s( E+ s6 P9 Y2 i output         [4:0]  dout; 8 E) C9 e2 h: ~, c$ l - p0 R, \% l8 ^7 Areg              [4:0]  cnt; 5 g$ [2 t1 [  `3 t4 q# b/ Lalways @(posedgeclk or negedge rst_n) begin - w) ^7 i) q0 h; ]1 t$ S          if(rst_n == 1'b0) begin . t6 p" V" Q2 Q% ]2 x* [3 Z - S& W4 k# N) c                   cnt <= {5{1'b0}}; , ^% Z) N8 X( ~# }# K7 J: S         end else if(cnt == 5'd24)begin . ^* d- g* W  d                    cnt <= {5{1'b0}}; # f; Q2 J7 v7 _5 g/ I8 ]          end else begin 5 z& j- Q  `+ ]8 u5 j- v7 `: |7 L5 n                    cnt <= cnt + 1'b1; * I% p- _& j$ V8 M) v; g/ G          end end 4 }. S" f  u1 G1 p! Massign                  dout = cnt;   j( t$ r! A9 Xendmodule ) s: @: d9 Z7 m          这种写法是我常用的方式，现在来看看消耗的逻辑单元 * ~) q1 R; h% F% ^5 k % C7 W! k* F( y& o ' `* i$ v% A1 _: S" v; Family                             ; Cyclone II                                    ; * q  [% T( v5 V * [7 m: G0 @0 r% h1 h: k# f; Device                             ; EP2C8Q208C8                                 ; ; TimingModels                      ; Final                                           ; ) V9 A4 B+ A8 A! t8 b ; Total logicelements               ; 9 / 8,256 ( <1 % )                     ; 5 v  K! f8 m$ ~;     Total combinational functions  ; 9 / 8,256 ( < 1 % )           ; $ v% h( C! _% g  r: v8 X ;     Dedicated logic registers      ; 5 / 8,256 ( < 1 % )               ; . `4 o, ]% K; v. P 5 S/ l; H: W$ W" C; Totalregisters                    ; 5                                              ; " ]/ X  m$ V9 R* j! [) ]; Total pins                         ; 7 / 138 ( 5 % )                                ; * {, Z6 d8 ~% }; L  v0 x4 C) f; p ; Total virtualpins                 ; 0                                              ; - A# }( R/ k0 n! E4 c, o ; Total memorybits                  ; 0 / 165,888 ( 0 %)                    ; ; EmbeddedMultiplier 9-bit elements ; 0 / 36 ( 0 % )              ; 4 h; x1 F! D9 r7 T" S# J/ V RTL图如下： / G/ D9 I, W. f. W ' k5 T* _0 P+ M- x# R. I* h) ]第二种写法： ; A% A! c5 V0 d2 n; L" _) J! A" gmodule   count_debug        ( 2 M' R3 Q6 O) _* E; V' k6 g                                       clk, - |/ V) b9 D  \                                   rst_n, 5 B+ X2 n8 D& Q  n& X6 [! { ) \- P, Y; }! z. k0 X                                         dout                                      ); 7 S5 C( A% A3 ^6 F. @6 Y1 Q 8 H1 y6 B6 |4 j1 s % d6 L. Z1 J8 k+ G" O input                    clk; + j6 D8 Z+ y7 W 4 I1 z* _, R% Q5 T5 y, Minput                    rst_n; ' M6 T) A& K" z  a  I4 n( |* ~+ G3 A output         [4:0]  dout； reg              [4:0]  cnt; always @(posedgeclk or negedge rst_n) begin 7 O2 P1 B9 I  D , Y" Q. W8 u+ ^         if(rst_n == 1'b0) begin 2 ]# Z- T  I. B+ x6 i5 n2 E) H                   cnt <= {5{1'b0}};          end else if(cnt < 5'd24)begin : {, }  z8 X3 B                    cnt <= cnt + 1'b1; # _  l  ~5 q& D2 o          end else begin 9 h. X) n3 q: c: s: o                   cnt <= {5{1'b0}};          end ( d. R9 {8 j. b, u: M! ` end & F9 W+ a1 y. X0 ?! f0 Wassign                  dout = cnt; 3 a) Z/ [7 D; W/ f9 a + S7 J! ]2 o( l6 ?) _; N. Zendmodule : i% C: a' b0 W# |9 ] & C4 u# ]7 M6 _9 J8 t; {消耗的逻辑单元： " |2 H8 X- H5 X, T; Family                             ; Cyclone II                                    ; 9 F6 \9 l0 L$ H( T) l 1 W! g+ c" o, i; @6 d. R0 `; Device                             ; EP2C8Q208C8                                 ; 7 `* r3 i6 c2 b8 B% ^ ; TimingModels                      ; Final                                           ; ; Met timingrequirements            ; Yes                                         ; ; Total logicelements               ; 6 / 8,256 ( <1 % )                      ; ;     Total combinational functions  ; 6 / 8,256 ( < 1 % )            ; ! Y2 z6 m/ z: F- b( z3 f' _;     Dedicated logic registers      ; 5 / 8,256 ( < 1 % )                ; ; Totalregisters                    ; 5                                                ; * y+ L  c+ r, {" Z, m* J " R7 [" J: J2 `5 e" y; Total pins                         ; 7 / 138 ( 5 % )                                  ; * s' F  `' Y* J* q+ b4 s; Total virtualpins                 ; 0                                                ; / G4 U4 Z4 f- l ; Total memorybits                  ; 0 / 165,888 ( 0 %)                       ; ! O% I& W# g) g7 H+ u$ `4 m ; EmbeddedMultiplier 9-bit elements ; 0 / 36 ( 0 % )                 ;   G) B$ C; \! f: c RTL图如下： $ ~. G8 A/ k2 E- O 第一种写法比第二种写法多耗了3个逻辑单元。 . y8 E9 n* Y% s* ]  j0 \  D& I 从上面的逻辑单元和RTL图对比，在用计数器实现相同的功能时，可以看出  ==  COUNT 消耗的逻辑单元比   <   COUNT  消耗的逻辑单元要多。 这只是从例子上看出来的，那具体其他情况是不是，就不知道了。目前我在学习中， 8 ^! k* J- s0 y- F 2 d5 y2 G" B  m4 R) h8 Z) k/ ^以上结论仅供参考。 3 ]% @4 L$ g* E4 x - E( i& G2 S4 u( g* O) E $ D+ O7 l$ e, H- O仿真波形如下： " C9 `7 h$ q: A! A3 g+ V # t7 n8 ]; b- [- V8 k* j

) F% `: R) ], \' D! f/ D, c

gaoxings

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dqwuf2008

学习了