Verilog系统设计优化

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Verilog系统设计优化

资源优化（RTL结构） 0 s5 y) p4 W/ Z1 t/ O0 ]资源共享 8 s: W+ t+ r* f+ \$ j/ D同样结构的模块需要反复被调用，但该结构模块需要占用的资源比较多，这类模块往往是基于组合电路的算数模块，比如乘法器、宽位加法器等。 主要针对数据通路中耗费逻辑资源比较多的模块，通过选择、复用的方式共享使用该模块，以减少该模块的使用个数，达到较少资源使用，优化面积的目的。 : e) Q# f8 O4 J0 Z* x* W& h并不是在任何情况下都能以此法实现资源优化，如果对与门之类的模块资源共享是无意义的，甚至会增加资源的使用。综合器通过设置就能自动识别设计中需要资源共享的逻辑结构，自动地进行资源共享。 逻辑优化 使用优化后的逻辑进行设计。将常数定义为parameter。 串行化 # g! H1 l6 [1 \% K7 F6 O/ W* e串行化是指把原来耗用资源巨大、单时钟周期内完成的并行执行的逻辑块分割开来，提取出相同的逻辑模块（一般为组合模块），在时间上复用该逻辑模块，用多个时钟周期完成相同的功能，其代价是降低了工作速度。 5 a8 u* q+ S) O4 r3 B2 _2 ?* a, T/ Y速度优化（总体工作频率） 4 n& j, P1 k3 R% T% L, c  F! y流水线设计☆ 1 S  f  Z- G4 Y% C, x5 C在设计中加入流水线并不会减少原设计中的总延时，有时甚至会增加插入的寄存器的延时及信号同步的时间差，但却可以提高总体的运行速度。（最高工作频率增加） 寄存器配平 如果两个组合逻辑模块的延时差别大，其总体的工作频率取决于最大的延时模块，从而导致设计的整体性能受到限制。类似问题可以利用流水线设计方法给予解决。这种优化方法的关键是配平寄存器之间的组合延时逻辑块。 ' ]( W- M% p# p2 F" e0 L- O: ^) v9 U关键路径法 % ^' j9 n  `+ f关键路径是指设计中从输入到输出经过的延时最长的逻辑路径。优化关键路径是一种提高设计工作速度的有效方法。一般从输入到输出的延时取决于信号所经过的延时最长的路径，而与其他延时小的路径无关。在优化设计的过程中关键路径法可以反复使用，直到不可能减少关键路径延时为止。 # Z8 j7 q, H  v0 J" F乒乓操作法 1 G1 H" ?. a" A5 m7 f+ P. f可以看成是另一种形式的流水线技术。通过“输入数据流选择单元”和“输出数据流选择单元”按节拍、相互配合的切换，将经过缓冲的数据流“无缝”地，即没有时间停顿的送到“数据流运算处理模块”进行处理。常应用于流水线式算法，完成数据的无缝缓冲与处理，截音乐缓冲区空间。 加法树法 部分类似于流水线法。 ---------------------

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