vhdl和verilog的区别

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vhdl和verilog的区别

       Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。
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　　目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。

　　近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog。谁好谁坏看你个人的需求了。

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( w7 e' Z! V% a　　vhdl和verilog的应用实例
3 B2 N) T  r- ?9 f+ a, O) R9 Q# v7 W　　用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：

$ ]" c8 K, O0 G) q　　1、文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件
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3 C! k# P3 M! N& e/ D　　2、功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）

4 V; x# @  v9 [  B: |　　3、逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。

　　4、布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内

4 w6 J1 I9 d2 D2 m4 u% ^! l　　5、时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）
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　　6、编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，FoundaTIon，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。

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5 w# q1 ^1 W1 a( V& p. H　　vhdl和verilog哪个好
　　1、最近和朋友谈到这个问题， 他们选的是 Verilog， 原因是IP 供货商大多提供 Verilog， 如果你的 Project 是由头做到尾都自己来， 不用别人的 IP 那么， 我想问题不大， 但如果你未来会开 ASIC 需要整合 IP 供货商的 IP 那么建议你用 Verilog！

5 X: B0 R' Y' }$ L/ C8 \4 c: w, Z　　2、以前的一个说法是：在国外学界VHDL比较流行，在产业界Verilog比较流行。

( }" \: B3 H+ V　　3、说技术上有多大优势都是没什么意义的，有些东西也不是技术决定的，大家都觉得VHDL没前途，它就没有前途了。

　　4、 VHDL太陈腐了。Verilog2001标准刚推出来没两年，明年又要推出verilog2005标准了，现在草案都是第三稿了。再看看VHDL，一点发展动静都没有，怎么能跟得上时代的要求啊，怎么能做得了系统级概念设计、集成、仿真和验证啊
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　　5、verilog适合算法级，rtl，逻辑级，门级，而vhdl适合特大型的系统级设计，也就是在系统级抽象方面比verilog好。
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　　6、I know both languages equally well.When asked which one I prefer，I usually answer that I was asked the wrong question.The right question should be“Which one do I hate the least？”And the answer to that question is ：“the one I‘m not currently working with”。
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　　7、Verilog code 运行快，simulation peRFormance 好，所以netlist都用verilog，VHDL package 比较好，但写得费事。
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* b3 g1 @- B$ n' q( C3 t8 ^　　8、国内VHDL看到的更多一些，国外应该都是Verilog，你看看常见的这些EDA软件对Verilog的支持程度就知道了，如Modelsim、Debussy、Synplify、LDV。 从我的实践看，绝对是Verilog流行，当然，也可能是我孤陋寡闻了。选择哪个语言其实是跟你在哪个公司上班有关，公司用哪个你就得用哪个，如果你现在还没有上班，那你要看看你要应聘哪个公司，比如你应聘我们公司的话呢，那肯定就是Verilog了。从电路设计上说，道理都是相通的，上手还是不成问题，不过从语言、语法的角度讲，差异还是很大的，要发挥语言、代码本身的全部功能、潜力，没有一两年的使用是不行的。

　　9、应该说随着IC设计的发展，用Verilog的越来越多，VHDL越来越少，我感觉这绝对是一个趋势。其实语言本身是其次，重要的是你所在的团队、公司用的是什么。你可能误解了，国内几个大公司IC设计都是用的Verilog，如huawei、中兴等。
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3 e8 u4 q" D5 r* r. f　　10、Verilog就像C，VHDL就像PASCAL。

3 i2 ?" W% t" T* h' ~/ {　　11、VHDL比较严谨，Verilog比较自由，初学还是用VHDL比较好，初学用Verilog会比较容易出错。在国外，VHDL是本科课程，Verilog是研究生课程
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